Im Zuge der immer umfangreicheren Datenverarbeitung von Betriebskenngrößen einer Brennkraftmaschine wird es immer vordringlicher, Einzeldaten, Zwischenwerte oder Fehlercodes auf Wunsch auf eine externe Signalverarbeitungs- oder Anzeigeeinheit zu geben. Beispielsweise können Augenblickswerte der Drehzahl, der Temperatur, der Last oder Fehlercodes im Rahmen eines Selbsttests der Anlage interessant sein. Dabei stellt sich das Problem der möglichst einfachen Auskopplung dieser Daten aus den jeweiligen Speichern über den Datenbus. Grundsätzlich sind derartige Übertragungssysteme bekannt. Bei ihnen wird das Datenwort in ein Schieberegister eingelesen, dessen Inhalt dann seriell übertragen wird. Dabei entspricht bei bekannten Anlagen die Taktfrequenz des Systems derjenigen der Übertragungs- und Empfängereinheit. Daß dabei Synchronisierungsprobleme auftreten und infoIge dessen Störungsquellen gegeben sind, leuchtet ein. Aus der Veröffentlichung L. A. Mitta "Transmission Speed Indentification Scheme", IBM Technical Disclosure Bulletin, Vol. 14, Nr. 10, März 1972, Seite 3065 bis 3066 ist bereits ein serielles Datenübertragungssystem bekannt, bei dem die Übertragung der Geschwindigkeit schwanken kann. Hierbei sendet das langsamste Terminal ein Wort aus, das dem Sender zur Geschwindigkeitserkennung dient. Aufgrund des ausgesandten Wortes wird die Übertragungsgeschwindigkeit festgelegt. Die Übertragung eines Wortes nimmt relativ viel Zeit in Anspruch, so daß insbesondere bei der schnellen Datenübertragung in Istzeit, wie sie im Kraftfahrzeug erforderlich ist, Probleme mit der Übertragungsgeschwindigkeit auftreten. Aus der Zeitschrift "Elektroniker" Nr. 5/1977, Seite EL 7 bis EL 15 ist der Aufbau von Bussystemen bekannt. Zur seriellen Datenübertragung wird in dieser Druckschrift vorgeschlagen, einen festen, von einer zentralen Steuerung vorgegebenen Takt- und Instruktionszyklus zu benutzen. Durch die zentrale Synchronisation ist sichergestellt, daß Abweichungen vom zentralen Takt nicht auftreten können.In the course of the ever more extensive data processing of operationscharacteristics of an internal combustion engine, it is becoming increasinglyIndividual data, intermediate values or error codes on request on oneto give external signal processing or display unit.For example, instantaneous values of speed, temperature,the load or error codes as part of a self-test of the systemto be interesting. The problem arises as far as possiblesimple extraction of this data from the respective memoriesthe data bus. Such transmission systems are fundamentallyknown. With them the data word is in a shift registerread, the content of which is then transferred serially. Herecorresponds to the clock frequency of the system in known systemsthat of the transmission and receiver unit. That thereSynchronization problems occur and infoIge its malfunctionsources are available, lights up. From the publication L. A.Mitta "Transmission Speed Identification Scheme", IBM TechnicalDisclosure Bulletin, Vol. 14, No. 10, March 1972, pages 3065 to 3066a serial data transmission system is already known in whichthe transmission of the speed can fluctuate. Here sendsthe slowest terminal a word from that the transmitter to the speeddetection. Because of the word sent, theTransmission speed set. The transmission of a wordtakes a relatively long time, so that especially at fast data transmission in actual time, as in the motor vehicleis required problems with the transmission speedoccur. From the magazine "Elektroniker" No. 5/1977, page EL 7up to EL 15, the structure of bus systems is known. For serialData transmission is proposed in this document, afixed clock and clock set by a central controlInstruction cycle to use. Through the central synchronizationensures that there are no deviations from the central clockmay occur.
Es ist Aufgabe der Erfindung, ein Verfahren zur Datenübertragung und eine Vorrichtung dazu zu schaften, bei dem trotz schwankender Taktfrequenz eine sichere Datenübertragung zum Empfänger gewährleistet ist.It is an object of the invention to provide a method for data transmission anda device to do so, despite the fluctuating clockfrequency ensures secure data transmission to the receiveris.
Diese Aufgabe wird durch die Verfahrensmerkmale der Patentansprüche 1 bis 3 gelöst. Die Patentansprüche 4 und 6 geben eine Vorrichtung bzw. eine Schaltungsanordnung zur Durchführung der Verfahren wieder.This task is accomplished through the process features of the patentclaims 1 to 3 solved. Claims 4 and 6 give a deviceor a circuit arrangement for performing the method again.
Die erfindungsgemäßen Verfahren haben den Vorteil, daß die Taktfrequenz im relativ starken Umfang schwanken kann, ohne daß die Datenübertragung gestört wird. Durch die Verwendung eines Startbits wird die Datenübertragung wesentlich abgekürzt. da für die Übertragung eines Datenworts nur unwesentlich längere Zeit beansprucht wird. Dadurch ist es möglich, beispielsweise das Startbit jedem Wort voranzustellen, so daß eine sichere Synchronisation des empfängerseitigen Abtastfrequenzgenerators möglich ist. Auch kurzzeitige Übertragungsschwankungen führen aus diesem Grunde nicht zu einer Störung der Datenübertragung, so daß beispielsweise Beeinflussungen durch die Betriebsspannung oder die Temperatur, die insbesondere im Kraftfahrzeug stark schwanken, ausgeschlossen sind.The methods according to the inventionthe advantage that the clockfrequency can fluctuate to a relatively large extent without theData transmission is disrupted. By using a start bitthe data transfer will be significantly shortened. there for the overwearing a data word takes only a little longerbecomes. This makes it possible, for example, the start bit of each wordto put in front, so that a safe synchronization of the receiverside sampling frequency generator is possible. Even short-termFor this reason, transmission fluctuations do not lead to oneDisruption of data transmission, so that for example interferenceby the operating voltage or the temperature, especially in theMotor vehicle fluctuate greatly, are excluded.
Bei einer weiteren vorteilhaften Ausgestaltung der Erfindung ist sichergestellt, daß die vom Sender bereitgestellten Daten durch ein Taktsignal des Empfängers übertragen werden, wobei durch die Verwendung eines einzigen Taktsignalgenerators auf besonders einfache Art und Weise sichergestellt wird, daß die vom Sender übertragenen Daten vom Empfänger aufgenommen werden. Auch hier stören Schwankungen des Taktes bei der Datenübertragung nicht, da das Aussenden der Daten vom Empfänger und der Empfang der Daten durch den Empfänger synchronisiert sind.In a further advantageous embodiment of the inventionensures that the data provided by the transmitter through aClock signal of the receiver are transmitted, whereby by theUse of a single clock signal generator on particularsimple way that ensures that from the transmittertransmitted data are recorded by the recipient. Here toodo not disturb fluctuations in the clock during data transmission, sincesending the data from the recipient and receiving the dataare synchronized by the receiver.
Durch die Vorrichtungsansprüche sind besonders vorteilhafte und einfache Schaltungsanordnungen zur Realisierung der Verfahren unter Schutz gestellt. Für die Datenübertragung ist es besonders zweckmäßig, ein aIs Schieberregister ausgebildeten Parallel-Serienwandler zu verwenden, der beim letzteren Verfahren durch einen im Empfänger befindlichen Taktgenerator gesteuert wird. Mit jedem Taktimpuls wird dabei ein Signal des Schieberregisters ausgelesen, ohne gleichzeitig vom Empfänger aufgenommen zu werden. Hierbei erfolgt zweckmäßigerweise die Übertragung des Taktes und die Datenübertragung über getrennte Leitungen.Due to the device claims are particularly advantageous andsimple circuit arrangements to implement the method belowProtection. It is particularly useful for data transmissionmoderate, a parallel-series converter designed as a slide registerto use the latter method by one in the recipientlocated clock generator is controlled. With every clock pulseread out a signal from the slide register without simultaneouslyto be picked up by the recipient. This is more convenientassign the transmission of the clock and the data transmissionseparate lines.
Der Empfang der Daten bei einer Schaltungsanordnung für ein Verfahren gemäß des ersten Verfahrensanspruchs hat es sich als besonders vorteilhaft herausgestellt, im Empfänger einen Zähler zur Auszählung der Startbitlänge vorzusehen und mittels dieses Zählers eine Abtastschaltung für die Daten zu steuern. Dadurch läßt sich die Synchronisation am einfachsten gestalten.The receipt of the data in a circuit arrangement for a Verdrive according to the first procedural claim it has proven to beparticularly advantageous, a counter in the receiverCount the start bit length and use this counterto control a sampling circuit for the data. This allows theThe easiest way to make synchronization.
Um zu verhindern, daß Daten in das Schieberregister während des Übertragungsvorganges eingelesen werden, ist es zweckmäßig einen Zwischenspeicher vorzusehen, in den die Daten beispielsweise vom Rechner eingelesen werden und in einer Übertragungspause in das Schieberegister übernommen werden.To prevent data from entering the shift register during theTransfer process are read, it is useful oneTo provide temporary storage in which the data, for example, fromComputer can be read and in a transmission pause in theShift registers are adopted.
Die erfindungsgemäße Einrichtung läßt sich besonders vorteilhaft zur Datenübertragung innerhalb eines Kraftfahrzeuges, bzw. zum Auslesen von Fehlercodes aus dem Kraftfahrzeug verwenden.The device according to the invention can be particularly advantageous forData transmission within a motor vehicle, or for reading outuse of error codes from the motor vehicle.
Beispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden beschrieben und näher erläutert. Es zeigtExamples of the invention are shown in the drawingand are described and explained in more detail below.It shows
Fig. 1 ein grobes und prinzipielles Blockschaltbild der Übertragungseinrichtung,Fig. 1 is a rough and basic block diagram of the transmission device,
Fig. 2 ein detaillierteres Blockschaltbild einer Übertragungseinrichtung mit zwei Verbindungsleitungen,Fig. 2 is a block diagram of a de taillierteres Übertragungseinrich tung with two connection lines,
Fig. 3 das Schaltbild eines einfachen Frequenzgenerators,Fig. 3 is a circuit diagram of a simple frequency generator,
Fig. 4 ein Schaltbild einer Einrichtung zum Erzeugen von Schiebetakten, die impulsmäßig inFig. 5 dargestellt sind,Fig. 4 is a circuit diagram of a clock means for generating shift represented pulse- inFig. 5,
Fig. 6 eine einfache Schaltung zum automatischen Reset nach dem Einschalten,Fig. 6 shows a simple circuit for automatically reset after switching on,
Fig. 7a eine senderseitige Zusatzschaltung zum Blockieren der Übertragung von Daten wähend des Ladevorganges des Parallel-Serien-Wandlers,Fig. 7a, a transmitter-side additional circuit for blocking the transmission of data currency end of the charging process of the parallel-to-serial converter,
Fig. 7b eine Alternative zum Gegenstand vonFig. 7a,FIG. 7b an alternative to the subject matter ofFIG. 7a,
Fig. 7c ein zum Gegenstand vonFig. 7b gehörendes Impulsdiagramm,Fig. 7c the subject ofFigure 7b. Belonging in the pulse diagram,
Fig. 8 sowie dieFig. 9a und 9b weitere Möglichkeiten einer Zusatzschaltung, wobei das zum Gegenstand vonFig. 9b gehörende Impulsdiagramm inFig. 9c dargestellt ist.Fig. 8 andFIGS. 9a and 9b further possibilities of an additional circuit, the pulse diagram belonging to the subject ofFig. 9b is shown inFig. 9c.
Eine Schaltungsmöglichkeit zur Datenübertragung mittels einer einzigen Leitung zeigtFig. 10A circuit option for data transmission by means of a single line is shown inFIG. 10
und das Impulsdiagramm ist inFig. 11 dargestellt.and the timing diagram is shown inFIG. 11.
Die empfängerseitige Schaltungsanordnung zur senderseitigen Anordnung nachFig. 10 zeigtFig. 12 zusammen mit dem dazugehörenden Impulsdiagramm vonFig. 13.The receiver-side circuit arrangement for the transmitter-side arrangement ofFIG.10, FIG. 12 together with the associated timing diagram ofFig. 13.
Die Ausführungsbeispiele betreffen Einrichtungen zur Datenübertragung zwischen einem Steuergerät für Betriebskenngrößen einer Brennkraftmaschine und Anzeige- bzw. Diagnosesystemen. Dabei können neben einzelnen Betriebskenngrößen wie Drehzahl- und Lastsignalen auch Steuergrößen wie z. B. das Schließwinkelsignal, das Einspritzsignal, Getriebeschaltsignale oder jedoch Fehlercodes zu einer Diagnoseeinheit übertragen werden. Gerade das zuletzt genannte Beispiel verdeutlicht die mögliche Trennung zwischen dem Bord-Gerät im Kraftfahrzeug und einer stationären Meßeinheit z. B. in einer Werkstätte.The exemplary embodiments relate to devices for datransmission between a control unit for operational characteristicssizes of an internal combustion engine and display or slideforecasting systems. In addition to individual company codesvariables such as speed and load signals also control variablessuch as B. the closing angle signal, the injection signal,Gear shift signals or fault codes for oneDiagnostic unit are transmitted. Just that last gecited example illustrates the possible separation betweenrule the on-board device in the motor vehicle and a stationaryren measuring unit z. B. in a workshop.
Eine Begrenzung der zu übertragenden Daten hinsichtlich ihrer Anzahl sowie ihrer Art ist nicht vorgesehen. Wesentlich ist allein die serielle Datenübertragung von in digitaler Form vorliegenden allgemeinen Größen.A limitation on the data to be transferredtheir number and type is not intended. Weonly the serial data transmission from indigital form available general sizes.
Fig. 1 zeigt in einem groben Übersichtsschaltbild ein Steuergerät für Betriebskenngrößen einer Brennkraftmaschine in einem Kraftfahrzeug zusammen mit einer Signalübertragungs- und Anzeigeeinheit. Mit15 ist die Rechnereinheit des Steuergeräts bezeichnet, mit16 der dazugehörende Schreib-Lese-Speicher, mit17 der NUR-LeseSpeicher und mit18 die Ein-Ausgabe-Einheit. Sämtliche vier Einheiten15 bis18 sind untereinander über einen Adressenbus19 sowie einen Datenbus20 verbunden. Mit21 ist ein Parallel-Serien-Wandler in Form eines Schieberegisters bezeichnet, dessen serieller Ausgang zu einer gestrichelt gezeichneten Schnittstelle22 geführt ist. Gesteuert wird der Parallel-Serien-Wandler21 ausgehend von der Recheneinheit15 über derenN- undTPB-Ausgang, wobei diese Ausgänge zu einem vor dem Steuereingang des Wandlers21 liegenden NAND-Gatter23 geführt sind. Ausgelöst wird die Datenübertragung mittels eines z. B. handbetätigten Schalters24 an einem entsprechenden Steuereingang der Recheneinheit15 oder durch Programmbefehle.Fig. 1 shows a rough overview diagram of a control unit for operating parameters of an internal combustion engine in a motor vehicle together with a signal transmission and display unit. With15 the computing unit of the control unit is designated, with16 the associated read / write memory, with17 the ONLY read memory and with18 the input / output unit. All four units15 to18 are connected to one another via an address bus19 and a data bus20 . With21 a parallel-series converter in the form of a shift register is designated, the serial output of which is led to an interface22 shown in broken lines. The parallel-series converter21 is controlled starting from the arithmetic unit15 via itsN andTPB outputs, these outputs leading to a NAND gate23 located in front of the control input of the converter21 . From the data transmission is solved by means of a z. B. hand operated switch24 to a corresponding control input of the computing unit15 or by program commands.
Eine z. B. Sieben-Segment-Anzeige-Einheit trägt das Bezugszeichen26. Sie wird angesteuert vom Ausgangssignal eines Serien-Parallel-Wandlers27, der seine Eingangsinformation von einer der Schnittstelle22 nachgeschalteten Empfängereinheit28 erhält. Diese Empfängereinheit28 wird von einem Taktgeber29 gesteuert. Nähere Einzelheiten zur Steuerung dieses Taktgenerators29 sind insbesondere ausFig. 12 ersichtlich.A z. B. Seven-segment display unit bears the reference sign26 . It is driven by the output signal of a series-parallel converter27 , which receives its input information from a receiver unit28 connected downstream of the interface22 . This receiver unit28 is controlled by a clock generator29 . Further details for controlling this clock generator29 are shown in particular inFIG. 12 in particular.
Während die bisher aufgeführten Blöcke der Signalübertragung mit nur einer Leitung dienen, ist gestrichelt gezeichnet ein spezieller Taktgenerator31 für die Übertragung mittels zweier Leitungen, wobei dann über die Zusatzleitung32 ein spezielles Übertragungstaktsignal geführt ist.While the blocks listed above are used for signal transmission with only one line, a special clock generator31 is shown in broken lines for the transmission by means of two lines, with a special transmission clock signal then being conducted via the additional line32 .
Die zunächst folgenden Ausführungsbeispiele beziehen sich auf zweipolige Schnittstellen, wobei zusätzlich eine Masseleitung erforderlich ist, die jedoch in der Regel ohnehin vorhanden ist.The following exemplary embodiments relatereferring to bipolar interfaces, being additionala ground line is required, but in theRule is present anyway.
Fig. 2 zeigt den Gegenstand vonFig. 1 mit der separaten Taktleitung32 in einer ausführlicheren Art und Weise. Während der Teil im Steuergerät lediglich um eine Eingangsschutzschaltung35 vor dem Takteingang des Schieberegisters21 und eine Treiberstufe36 beim Serienausgang des Registers ergänzt ist, geht die Zeichnung des Anzeigegerätes mehr ins Detail. Dem Serieneingang des Schieberegisters27 ist eine Schutzschaltung37 vorangestellt und der Reset-Eingang ist mit einer Startschaltung38 verbunden. Zwischen Frequenzgenerator31 und dem Schiebetakteingang des Schieberegisters27 liegt eine Schiebetakterzeugerstufe39, deren Aufbau in der nachfolgendenFig. 4 näher erläutert ist. Ausgangsseitig ist die Schiebetakterzeugungsstufe39 zusätzlich über eine Treiberstufe40 mit der Schiebetaktleitung32 zum Steuergerät verknüpft. Der Parallelausgang des Schieberegisters27 steht über zwei nebeneinanderliegende Speicher41 und42 mit einer doppelt angeordneten Sieben-SegmentAnzeige26 in Verbindung. Ihr Steuersignal erhalten die Speicher41 und42 aus der Schiebetakterzeugungsstufe39.Fig. 2 shows the subject ofFig. 1 with the separa th clock line32 in a more detailed manner. While the part in the control unit is only supplemented by an input protection circuit35 before the clock input of the shift register21 and a driver stage36 at the serial output of the register, the drawing of the display device goes into more detail. The series input of the shift register27 is a protective circuit37 before and the reset input is connected to a start circuit38 . Between the frequencygenerator 31 and the shift clock input of the shift register27 is a shift clock generator stage39 , the structure of which is explained in more detail in the followingFIG. 4. On the output side, the shift clock generation stage39 is additionally linked to the control unit via a driver stage40 with the shift clock line32 . The parallel output of the shift register27 is connected via two adjacent memories41 and42 to a double-arranged seven-segment display26 . The memories41 and42 receive their control signal from the shift clock generation stage39 .
Wesentlich beim Gegenstand vonFig. 2 ist die zweipolige Verbindungsleitung zwischen Steuer- und Anzeigegerät. Dabei wird über eine der Leitungen der extern erzeugte Schiebetakt ins Steuergerät übertragen und die andere Leitung führt die einzelnen Daten. Somit ist die Datenübertragung völlig losgelöst von der Taktfrequenz des Steuergerätes, was im Hinblick auf die universelle Gestaltung des Anzeigegeräts entscheidend ist.Substantially by the subject matter ofFIG. 2, the two-pole connecting line between the control and display device. The externally generated shift clock is transmitted to the control unit via one of the lines and the other line carries the individual data. The data transmission is thus completely detached from the clock frequency of the control device, which is crucial with regard to the universal design of the display device.
Die Art der zu übertragenden Daten, d. h. Betriebskenngrößen, Steuergrößen oder z. B. Fehlercodes, wird abhängig von der Recheneinheit15 bzw. von einem externen Signal gesteuert. Sie gelangen als Wort in das Schieberegister21 und werden von dort abhängig von der Steuerung des Anzeigegeräts seriell ausgelesen, über die Schnittstelle22 übertragen und in das empfängerseitige Schieberegister27 eingelesen. Von dort erfolgt wiederum die Ausgabe als Wort und die entsprechende Anzeige der Werte abhängig vom "Data-Valid-Signal" aus der Schiebetakterzeugungsstufe39.The type of data to be transmitted, ie operational parameters, control variables or z. B. error codes, is controlled depending on the computing unit15 or an external signal. They arrive as a word in the shift register21 and are read serially from there, depending on the control of the display device, transmitted via the interface22 and read into the receiver-side shift register27 . From there the word is output and the corresponding display of the values depending on the "data valid signal" from the shift clock generation stage39 .
Fig. 3 zeigt ein Beispiel eines Frequenzgenerators31. Sein Bautyp ist alsRC-Generator bekannt und er besteht aus zwei hintereinandergeschalteten Invertern44 und45, wobei der zweite Inverter45 mit einer Reihenschaltung aus Kondensator46 und Widerstand47 überbrückt ist und die Verbindungsstelle von Kondensator und Widerstand über einen Widerstand48 mit dem Eingang des ersten Inverters44 in Verbindung steht. Die angegebenen Rückkopplungen bewirken eine Eigenschwingung des Systems mit einer von den Werten der einzelnen Bauelemente abhängigen Frequenz.Fig. 3 shows an example of a frequency generator31. Its type is known as anRC generator and it consists of two series-connected inverters44 and45 , the second inverter45 being bridged with a series connection of capacitor46 and resistor47 and the connection point of the capacitor and resistor via a resistor48 to the input of the first inverter44 is connected. The specified feedbacks cause the system to vibrate at a frequency that depends on the values of the individual components.
Fig. 4 zeigt ein Ausführungsbeispiel der Schiebetakterzeugungsstufe39 zusammen mit ihrer Randbeschaltung. Hauptmerkmal der Schiebetakterzeugungsstufe39 ist ein vierstelliger Zähler50, dessen Clock-Eingang vom Frequenzgenerator31 beschickt wird. Der Schiebetakt selbst wird über ein NAND-Gatter51 ausgehend vom Eingangsfrequenzsignal sowie vom Signal desQ4-Ausgangs des Zählers50 gebildet. Das Data-Valid-Signal wird vom ÜbertragAusgang des Zählers50 abgenommen. Zurückgestellt wird der Zähler50 mittels eines positiven Signals amPE-Eingang, wobei dieses positive Signal über einen Taster52 bereitgestellt wird und ein generelles Reset-Signal darstellt.Fig. 4 shows an embodiment of the sliding clock generation stage39 together with its edge circuit. The main feature of the shift clock generation stage39 is a four-digit counter50 , the clock input of which is fed by the frequency generator31 . The shift clock itself is formed via a NAND gate51 starting from the input frequency signal and from the signal of theQ4 output of the counter50 . The data valid signal is taken from the carry output of counter50 . The counter50 is reset by means of a positive signal at thePE input, this positive signal being provided via a push button52 and representing a general reset signal.
Die einzelnen Vorgänge bezüglich des Impulsbilds des Gegenstands vonFig. 4 sind inFig. 5 dargestellt. Dabei zeigtFig. 5a das Eingangsfrequenzsignal vom Frequenzgenerator31,Fig. 5b das Rücksetzsignal,Fig. 5c den Spannungspegel amQ4-Ausgang des Zählers50 (Binärzahlausgang),Fig. 5d das Ausgangssignal des NAND-Gatters51 und somit das Schiebetaktsignal und schließlichFig. 5e das Data-Valid-Signal als Überlaufsignal des Zählers50.The individual processes relating to the pulse image of the object ofFIG. 4 are shown inFIG. 5. Since inFig. 5a, the input frequency signal from Fre frequency generator31,Fig. 5b, the reset signal,Fig. 5c, the voltage level atQ4 Q output of the counter50 (binary number output),Fig. 5d, the output of NAND Gat ters51 and thus the shift clock signal and finallyFIG. 5e the data valid signal as an overflow signal of the counter50 .
Die Numerierung der einzelnen Frequenzsignal-Impulse macht deutlich, daß der Schiebetakt nach Ende des Reset-Signals mit dem achten Eingangsimpuls beginnt und entsprechend der Wertigkeit desQ4-Ausgangs mit dem fünfzehnten Impuls einschließlich endet. Insoweit entspricht die dargestellte Schiebetakterzeugungsstufe lediglich einem Frequenzteiler.The numbering of the individual frequency signal pulses makes it clear that after the reset signal ends, the shift clock begins with the eighth input pulse and finally ends with the fifteenth pulse in accordance with the value of theQ4 output. In this respect, the shift clock generation stage shown corresponds to only one frequency divider.
Während der Zähler50 inFig. 4 mittels eines Signals vom Taster52 zurückgesetzt wird, empfiehlt sich bei automatischen Anlagen ein zwangsweises Rücksetzen des Zählers50 beim Einschalten der Stromversorgung, um definierte Ausgangszustände zu erhalten. Die Grundschaltung hierfür ist ebenfalls bekannt und inFig. 6 nocheinmal dargestellt. Sie besteht aus einem als NAND-Gatter ausgebildeten Schmitt-Trigger54, dessen erster Eingang unmittelbar mit einer Plus-Leitung55 verknüpft ist und dessen zweiter Eingang zur Verbindungsstelle eines Kondensators56 und eines Widerstandes57 geführt ist, die zwischen der Plus-Leitung55 und Masse liegen. Dabei ist der Widerstand57 noch mit einer in Sperrichtung gepolten Diode58 überbrückt.While the counter50 inFIG. 4 is reset by means of a signal from the button52 , it is advisable for automatic systems to forcibly reset the counter50 when the power supply is switched on in order to obtain defined output states. The basic circuit for this is also known and represents Darge again inFig. 6. It consists of a trained as a NAND gate Schmitt trigger54 , the first input of which is directly connected to a positive line55 and the second input of which leads to the junction of a capacitor56 and a resistor57 , which is between the positive line55 and mass lie. The resistor57 is also bridged by a diode58 which is polarized in the reverse direction.
Die inFig. 6 dargestellte Schaltungsanordnung erzeugt aufgrund ihrer Beschaltung unmittelbar nach dem Einschaltmoment ein positives Ausgangssignal, dessen Dauer sich nach den Werten derRC-Kombination richtet. Da nach dem Einschaltvorgang das Potential über dem Kondensator56 nicht mehr geändert wird, zumindest bis zum nachfolgenden Ausschalten der Anlage, ergibt sich am Ausgang des NAND-Gatters54 ein einmaliger Impuls im Anschluß an jeden Einschaltvorgang.The circuit arrangement shown inFIG. 6 generates a positive output signal due to its wiring immediately after the switch-on torque, the duration of which depends on the values of theRC combination. Since the potential across the capacitor56 is no longer changed after the switch-on process, at least until the system is subsequently switched off, there is a one-time pulse at the output of the NAND gate54 following the switch-on process.
Beim Gegenstand vonFig. 2 ist das Abrufen der Signale aus dem Steuergerät über die Schnittstelle22 allein abhängig vom Auftreten des Schiebetakts auf der Leitung32. Je nach dem gewünschten abzurufenden Wert wechselt dieser relativ häufig, z. B. der Drehzahlwert, so daß Vorsorge getroffen werden muß, daß nicht während der Datenübertragung und damit während des Auslesens der Werte aus dem Schieberegister21 gleichzeitig neue Werte in dieses Register eingeschrieben werden. Problematisch ist dieser Fall deshalb, weil dann die Wertigkeit innerhalb des Datenwortes nicht nehr mit der Wertigkeit der einzelnen Stellen im Schieberegister übereinstimmt.In the subject matter ofFIG. 2, the retrieval of signals from the control unit via the interface22 is dependent solely on the occurrence of the shift clock on line32. Depending on the desired value to be retrieved, this changes relatively frequently, e.g. B. the speed value, so that precautionary measures must be taken that new values are not simultaneously written into this register during the data transmission and thus during the reading of the values from the shift register21 . This case is problematic because then the value within the data word no longer corresponds to the value of the individual digits in the shift register.
DieFig. 7 bis 9 zeigen daher schaltungstechnische Möglichkeiten, um diesen genannten Fehler vermeiden zu können.Therefore,Figs. 7 to 9 show circuitry ways to avoid these errors mentioned.
Beim Gegenstand vonFig. 7a ist dem Schiebetakteingang des Schieberegisters21 eine Zusatzschaltung60 vorgeschaltet, mit der während des Ladesignals für das Schieberegister21 das Anlegen des Schiebetaktes an das Register gesperrt wird. Damit kann das geladene Datenwort nicht undefiniert verschoben werden. Nachteilig ist jedoch, daß aufgrund der unterbrochenen Übertragung der Empfänger nur eine Teilinformation erhält, die damit fehlerhaft ist.In the subject ofFig. 7a, the shift clock input of the shift register21 is an additional circuit60 upstream, with which the application of the shift clock to the register is blocked during the loading signal for the shift register21 . This means that the loaded data word cannot be moved undefined. It is disadvantageous, however, that due to the interrupted transmission, the receiver receives only partial information, which is therefore incorrect.
Die Zusatzschaltung60 vonFig. 7a weist zwei Eingänge61 und62 sowie einen Ausgang63 auf. Ein ausführliches Schaltbild dieser Zusatzschaltung60 ist inFig. 7b dargestellt, wobei die gleichen Bezugszahlen für die Eingänge und den Ausgang angegeben sind. Nach der Darstellung vonFig. 7b beinhaltet die Zusatzschaltung eine Demodulationsschaltung (z. B. nach Unterlagen von RCA ICAN 6267)65 sowie eine Kippstufe68 (z. B. CD 4013). Dabei wird das Ladesignal vom Eingang62 zum Takteingang der Kippstufe68 durchgeschaltet, derenD-Eingang von der Versorgungsspannung beaufschlagt ist. Der Ausgang mit den inversen Signal der Kippstufe68 ist zu einem dem Ausgang63 vorgeschalteten UND-Gatter69 geführt, dessen zweiter Eingang unmittelbar mit dem Eingang61 für den Schiebetakt verbunden ist. Auch die Demodulationsschaltung erhält ihr Eingangssignal von diesem Schiebetakteingang61 und steuert über einen Inverter70 den Rücksetzeingang der Kippstufe68.The additional circuit60 ofFIG. 7a has two inputs61 and62 and an output63 . A detailed circuit diagram of this additional circuit60 is shown inFIG. 7b, the same reference numbers being given for the inputs and the output. According to the representation ofFig. 7b, the additional circuit includes a demodulation circuit (z. B. according to documents from RCA ICAN 6267)65 and a flip-flop68 (z. B. CD 4013). The charge signal is switched through from input62 to the clock input of flip-flop68 , theD input of which is supplied by the supply voltage. The output with the inverse signal of the flip-flop68 is led to an AND gate69 connected upstream of the output63 , the second input of which is connected directly to the input61 for the shift clock. The demodulation circuit receives its input signal from this shift clock input61 and controls the reset input of the flip-flop68 via an inverter70 .
Das zu der Schaltungsanordnung vonFig. 7b gehörende Impulsdiagramm zeigtFig. 7c. Dabei zeigta das Schiebetaktsignal am Eingang61,b das Ladesignal am Eingang62,c das Rücksetzsignal am Rücksetzeingang der Kippstufe68,d das Ausgangssignal am invertierenden Ausgang der Kippstufe68 und schließliche das Signal am Ausgang63 der Schaltungsanordnung. Das Impulsdiagramm macht deutlich, daß der Schiebetakt mit Eintreffen des Ladesignals am Eingang62 unterbrochen wird, so daß über die Schnittstelle22 keine weiteren Daten mehr übertragen werden. Im Empfangsteil ist dann jedoch Sorge zu tragen, daß der bereits übertragende Teil nicht als komplett und damit als nicht fehlerfrei interpretiert wird.The pulse diagram belonging to the circuit arrangement ofFIG. 7b is shown inFIG. 7c. Here,a shows the shift clock signal at input61 ,b the load signal at input62 ,c the reset signal at the reset input of flip-flop68 ,d the output signal at the inverting output of flip-flop68 and finallye the signal at output63 of the circuit arrangement. The pulse diagram makes it clear that the shift cycle is interrupted when the loading signal arrives at the input62 , so that no further data are transmitted via the interface22 . In the receiving part, however, care must then be taken to ensure that the part already transmitted is not interpreted as complete and therefore not as error-free.
Im Hinblick auf eine fehlerfreie Übertragung kann das senderseitige Schieberegister auch nur einmal unmittel bar vor der Datenübertragung geladen werden. Dies bedeutet jedoch einen erheblichen schaltungstechnischen Aufwand im Steuergerät, weil für diesen Fall die Steuerung des Rechners15 mit der Schaltungsanordnung im Anzeigegerät synchronisiert werden müßte.With regard to an error-free transmission, the shift register on the transmitter side can also be loaded only once immediately before the data transmission. However, this means a considerable amount of circuitry in the control unit, because in this case the control of the computer15 would have to be synchronized with the circuit arrangement in the display.
Eine weitere und relativ einfache Möglichkeit ist die Zwischenspeicherung des Signals vom Datenbus im Steuergerät. Dabei wird dieser Zwischenspeicher abhängig von einem Rechnersignal geladen und die Übernahme in das der Parallel-Serien-Wandlung dienende Schieberegister wird dann vom Schiebetakt aus gesteuert. Ein Beispiel hierfür zeigtFig. 8.Another and relatively simple option is to temporarily store the signal from the data bus in the control unit. This buffer is loaded depending on a computer signal and the transfer to the shift register used for parallel-series conversion is then controlled from the shift clock. An example of this is shown inFIG. 8.
Fig. 8 zeigt eine Sendeschaltung im Steuergerät mit einer Zusatzschaltungsanordnung für eine unterbrechungsfreie Übertragung. Dabei ist zwischen Datenbus20 und Schieberegister21 ein Zwischenspeicher72 geschaltet. Die erforderliche Zusatzschaltungsanordnung73 entspricht im wesentlichen derjenigen vonFig. 7a. Sie weist zwei Eingänge74 und75 für das Schiebetakt- und Ladesignal auf und gibt an einem ersten Ausgang76 das Verschiebesignal für das Schieberegister21 und über einen zweiten Ausgang77 das Ladesignal für dieses Schieberegister21 ab. Jedes Mal mit Beginn der acht Schiebetakte von der Taktleitung32 werden die Werte aus dem Zwischenspeicher72 in das Schieberegister21 geladen. Das Ladesignal für den Zwischenspeicher72 sperrt die Übernahme von Daten aus dem Zwischenspeicher72 in das Schieberegister21. Auf diese Weise kann der Zwischenspeicher72 nahezu unabhängig von den Gegebenheiten im Empfangsgerät gespeist werden und gleichzeitig liegen am Schieberegister21 als Parallel-Serien-Wandler zumindest während der Dauer der Datenübertragung konstante Eingangswerte an.Fig. 8 shows a transmitting circuit in the control unit with an additional circuit arrangement for an interruption-free transmission. A buffer72 is connected between data bus20 and shift register21 . The required additional circuit arrangement73 corresponds essentially to that ofFig. 7a. It has two inputs74 and75 for the shift clock and load signal and outputs the shift signal for the shift register21 at a first output76 and the load signal for this shift register21 via a second output77 . Each time the eight shift clocks from the clock line32 begin, the values from the buffer72 are loaded into the shift register21 . The load signal for the buffer72 blocks the transfer of data from the buffer72 into the shift register21 . In this way, the buffer memory72 can be fed almost independently of the conditions in the receiving device and, at the same time, constant input values are present at the shift register21 as a parallel-series converter, at least during the duration of the data transmission.
Fig. 9a stimmt mitFig. 8 überein, was die Verwendung eines Zwischenspeichers vor dem Schieberegister anbelangt. Dabei wird jedoch als Alternativlösung der Schiebetakt im Steuergerät selbst erzeugt, wenn auch unter Umständen losgelöst vom eigentlichen Taktsignal. Im einzelnen ergibt sich dabei folgender Aufbau: Eine Schiebetakt-Erzeugungsstufe ist mit80 bezeichnet. Sie besitzt drei Ausgänge81,82 und83, wobei das Signal am Ausgang82 zusammen mit einem rechnergesteuerten Ladesignal von einem Eingang84 zu einem UND-Gatter85 geführt ist, dessen Ausgang im Ladeeingang des Zwischenspeichers72 verknüpft ist. Der Ladeeingang des Schieberegisters21 steht unmittelbar mit dem Ausgang81 der Schiebetakterzeugungsstufe80 in Verbindung.FIG. 9a corresponds toFIG. 8 as far as the use of a buffer in front of the shift register is concerned. However, as an alternative solution, the shift clock is generated in the control unit itself, even if under certain circumstances detached from the actual clock signal. Specifically, he gives the following structure: A shift cycle generation stage is designated80 . It has three outputs81 ,82 and83 , the signal at the output82 being guided together with a computer-controlled load signal from an input84 to an AND gate85 , the output of which is linked in the load input of the latch72 . The loading input of the shift register21 is directly connected to the output81 of the shift clock generation stage80 .
Beim Gegenstand nachFig. 9a wird die Ladung des Zwischenspeichers72 während der eigentlichen Datenübertragung unterbrochen, d. h., daß das Schieberegister nur während der Pausenzeit neu geladen wird. Eine entsprechende Abstimmung zwischen Ladesignal und Rechnersteuerung sorgt dann dafür, daß jeweils die neuesten Werte im Zwischenspeicher verfügbar sind.In the subject matter according toFig. 9a, the charge of the interim memory is interrupted rule supply during the actual Datenübertra72, ie, that the shift register is reloaded only during the pause time. Appropriate coordination between the load signal and computer control then ensures that the latest values are available in the buffer.
Fig. 9b zeigt ein Ausführungsbeispiel der Schiebetakterzeugungsstufe80 vonFig. 9a, wobei der Block90 dem Gegenstand vonFig. 4 entspricht. Dieser Block90 besitzt drei Ausgänge91 (Q4),92 (Data-Valid) sowie93 für den Schiebetakt. Beide Ausgänge91 und92 führen über je einen Inverter94 und95 zu einem ersten Eingang zweier UND-Gatter96 und97, wobei das UND-Gatter96 zusätzlich vom Ladesignal des Punktes84 beaufschlagt wird. Das UND-Gatter97 steht über einen Inverter98 mit dem Ausgang93 des Blocks90 in Verbindung. Während nun der Ausgang des UND-Gatters96 das Ladesignal1 für den Zwischenspeicher72 liefert, steuert das Ausgangssignal des UND-Gatters97 als Ladesignal2 den Lademoment des Schieberegisters21.FIG. 9b shows an exemplary embodiment of the shift clock generation stage80 fromFIG. 9a, the block90 corresponding to the object fromFIG. 4. This block90 be three outputs91 (Q4 ),92 (data valid) and93 for the shift clock. Both outputs91 and92 lead via an inverter94 and95 to a first input of two AND gates96 and97 , the AND gate96 being additionally acted upon by the load signal of point84 . The AND gate97 is connected via an inverter98 to the output93 of the block90 . While the output of the AND gate96 now supplies the load signal1 for the intermediate storage72 , the output signal of the AND gate97 controls the load torque of the shift register21 as the load signal2 .
Fig. 9c zeigt das zum Gegenstand vonFig. 9b gehörende Impulsbild. Dabei ist den einzelnen Signalverläufen die Bezugszahl des Orts ihres jeweiligen Auftretens zugeordnet. Erkennbar ist aus diesem Impulsdiagramm vonFig. 9c, daß das Ladesignal1 für den Zwischenspeicher dem Ladesignal2 für das Schieberegister nacheilt, so daß der Zwischenspeicher erst nach der Werteübernahme in das Schieberegister mit neuen Werten geladen wird.FIG. 9c shows the pulse image belonging to the subject ofFIG. 9b. The individual signal courses are assigned the reference number of the location of their respective occurrence. It can be seen from this pulse diagram ofFig. 9c that the load signal1 for the buffer lags the load signal2 for the shift register, so that the buffer is loaded with new values in the shift register only after the values have been accepted.
Gemeinsam war den bisher besprochenen Lösungsmöglichkeiten für die Datenübertragung, daß außer einer Masseleitung2 Steuerleitungen verfügbar sein müssen. Die Erfindung umfaßt jedoch auch die Datenübertragung mit nur einer einzigen Leitung. DieFig. 10 bis 13 zeigen die entsprechende sender- und empfängerseitige Schaltungsanordnung mit den dazugehörenden Impulsbildern.Common to the previously discussed possible solutions for data transmission was thattwo control lines must be available in addition to a ground line. However, the invention also includes data transmission with only a single line.Figs. 10 to 13 show the corresponding transmitter and receiver side Schaltungsan order with the associated impulse images.
Dabei muß der eigentlichen Datenübertragung eine Information für das Empfangsteil bezüglich der erforderlichen Abtastfrequenz vorangestellt werden. Hierfür dient ein sogenanntes Startbit, dessen Länge diese Information beinhaltet.The actual data transmission must have an Information for the receiving part with regard to the requiredSampling frequency are preceded. A serves for thisso-called start bit, the length of this informationincludes.
Fig. 10 zeigt die senderseitige Schaltungsanordnung für diese Übertragungsart. Mit100 ist das als Parallel Serien-Wandler wirkende Schieberegister bezeichnet, dem über einen Zwischenspeicher101 vom Datenbus Datenworte zugeleitet werden. Dem Serienausgang des Schieberegisters100 folgt ein ODER-Gatter102 sowie nachfolgend eine Treiberstufe für die serielle Datenübertragung103. Das Ladesignal für das Schieberegister100 und für den Zwischenspeicher101 kommt von einem Anschlußpunkt104, wobei dieser Punkt mit dem Zwischenspeicher101 unmittelbar verbunden ist und mit dem entsprechenden Eingang beim Schieberegister100 über einen Inverter105 und ein UND-Gatter106. Eine Kippstufe ist mit108 bezeichnet. Ferner finden sich inFig. 10 ein UND-Gatter109 mit einem Dreifach-Eingang und ein UNDGatter110 mit zwei Eingängen. Ein Taktsignal liegt an einem Eingangspunkt112 an und steuert sowohl den Takteingang der Kippstufe108 als auch je einen Eingang der UND-Gatter109 und110. Ein vom Taktsignal abgeleitetes weiteres Frequenzsignal steht an einem Anschlußpunkt113 zur Verfügung und mit ihm wird derD-Eingang der Kippstufe108 und der zweite Eingang des UND-Gatters109 angesteuert. Zurückgesetzt wird die Kippstufe108 mit einem Signal vom Anschlußpunkt114. Während derQ-Ausgang dieser Kippstufe108 mit dem zweiten Eingang des UND-Gatters110 gekoppelt ist, steuert das Signal vom Ausgang der Kippstufe108 das UND-Gatter109 über dessen dritten Eingang. Der Ausgang dieses UND-Gatters109 ist sowohl zum weiteren UND-Gatter106 als auch zum zweiten Eingang des ODER-Gatters102 geführt. Schließlich steht der Ausgang des UND-Gatters110 mit dem Takteingang des Schieberegisters100 in Verbindung.Fig. 10 shows the transmitter circuit arrangementfor this type of transmission. With100 is that as a parallel Series shifting registers,the via a buffer101 from the data busData words are supplied. The serial exit of theShift registers100 follows an OR gate102 such assubsequently a driver stage for the serial datatransmission103. The load signal for the shift register100 and for the clipboard101 comes from an arrivalclosing point104, this point with the intermediateStorage101 is directly connected and with the entspeaking input at the shift register100 about oneInverter105 and an AND gate106. There is a flip-flopWith108 designated. Furthermore, inFig. 10 aAND gate109 with a triple input and an ANDgate110 with two entrances. A clock signal is presentan entry point112 and controls both the clockentrance of the flip-flop108 as well as an entrance to theAND gate109 and110. One derived from the clock signalAnother frequency signal is at a connection point113 available and with it theD-Entrance ofFlip-flop108 and the second input of the AND gate109 controlled. The flip-flop is reset108 with a signal from the connection point114. During theQ-Output of this flip-flop108 with the second entrance of theAND gate110 coupled, controls the signal fromexit the flip-flop108 the AND gate109 about thethird entrance. The output of this AND gate109 is both to the further AND gate106 as well as twoth input of the OR gate102 guided. In the endis the output of the AND gate110 with the clockshift register100 in connection.
Erklärt wird die inFig. 10 dargestellte Schaltungsanordnung zweckmäßigerweise anhand des Impulsdiagramms vonFig. 11, wobei die einzelnen Impulszüge mit den Zahlen der jeweiligen Orte ihres Auftretens bezeichnet sind.The circuit arrangement shown inFIG. 10 is expediently explained on the basis of the pulse diagram ofFIG. 11, the individual pulse trains being designated with the numbers of the respective locations of their occurrence.
InFig. 11 zeigta die Taktfrequenz am Eingang112,b ein in der Frequenz geteiltes Signal,c das Ausgangssignal amQ-Ausgang der Kippstufe108,d das Ausgangssignal des UND-Gatters109. Dieses Signal wird gleichzeitig als Startbit zum ODER-Gatter102 durchgeschaltet und enthält somit eine Information zur verwendeten Taktfrequenz.Fig. 11e zeigt das am Eingang104 anliegende Ladesignal, das zeitlich willkürlich auftritt und sowohl den Zwischenspeicher101 mit neuen Daten lädt, als auch die neue Datenübernahme in das nachfolgende Schieberegister100 sperrt.Fig. 11f zeigt das Ladesignal für das Schieberegister100, wobei deutlich wird, daß jeweils zu Beginn einer Datenübertragung das zuletzt im Zwischenspeicher101 befindliche Datenwort in das Schieberegister100 übernommen wird. Das Taktsignal für das Schieberegister100 ist inFig. 11g dargestellt, sein entsprechendes Ausgangssignal inFig. 11h. Schließlich zeigtFig. 11i die zu übertragende Information in ihrer Gesamtheit als Summe von Startbit und seriellem Datenwort.InFig. 11 showsa switching frequency at the input112,b is a frequency divided signal that Ausgangssigc nal at theQ output of flip-flop108, the output signald of the AND gate109th This signal is simultaneously switched through to the OR gate102 as a start bit and thus contains information about the clock frequency used.FIG. 11e shows the signal present at input104 load signal, the time arbitrarily occurs and both the loads latch101 with new data and the new Since tenübernahme blocks in the subsequent shift register100.FIG. 11f shows the load signal for the shift register100, where it is clear that at the beginning of a data transfer, the last data word in the buffer memory101 is transferred to the shift register100. The clock signal for the shift register100 is shown inFIG. 11g, its corresponding output signal inFIG. 11h. Finally,FIG. 11i shows the information to be transmitted in its entirety as the sum of the start bit and the serial data word.
Die Länge der diesem Datenwort folgenden Pause wird beim vorliegenden Beispiel durch die inFig. 11b dargestellte Frequenz bestimmt, die einem sechzehntel der Grundtaktfrequenz entspricht. Infolgedessen wird beim Gegenstand derFig. 10 mit jedem sechzehnten Grundtaktimpuls mit einer Informationsübertragung begonnen. Die inFig. 10 dargestellte Sendeschaltung läßt sich relativ leicht auf einemLSI-Baustein für Ein-/Ausgabe eines Mikrocomputers unterbringen. Damit wird eine programmgesteuerte Ausgabe von Datenworten zur Anzeige von Betriebsdaten und z. B. Fehlercodes ermöglicht. Von Vorteil ist dabei, daß die benötigten Hilfstakte nachFig. 11a und 11b in der Regel bereits im Ein-/Ausgabe-Schaltkreis verfügbar sind.The length of the pause following this data word is determined in the present example by the frequency shown inFIG. 11b, which corresponds to a sixteenth of the basic clock frequency. As a result, in the subject ofFIG. 10, information transmission is started with every sixteenth basic clock pulse. The transmission circuit shown inFIG. 10 can be accommodated relatively easily on anLSI module for input / output of a microcomputer. This is a program-controlled output of data words to display operating data and z. B. error codes. Before part is that the required auxiliary clocks according toFig. 11a and 11b are usually already available in the input / output circuit.
Ohne jeglichen Hardware-Aufwand läßt sich ein serielles Datentelegramm auch durch entsprechende Programmierung des Mikrocomputers an seinem seriellen AusgangQ erzeugen.A serial data telegram can also be generated at its serial outputQ by appropriate programming of the microcomputer without any hardware outlay.
NachFig. 11 ist dem eigentlichen Datenwort ein Startbit vorgeschaltet, wobei die Dauer des Startbits in einem festen Zusammenhang mit dem jeweiligen Zeitpunkt der übertragenen Daten steht. Grundgedanke der Erfindung mit der nur einpoligen Übertragungsleitung ist nun, die Länge dieses Startbits als Synchronisationsinformation für den Datenempfänger zu verwerten. Dazu wird die Länge des Startbits empfängerseitig ausgezählt und die erforderlichen Abtastpunkte für die Daten entsprechend gewählt,According toFIG. 11, the actual data word is preceded by a start bit, the duration of the start bit having a fixed relationship with the respective time of the transmitted data. The basic idea of the invention with the single-pole transmission line is now to use the length of this start bit as synchronization information for the data receiver. To do this, the length of the start bit is counted on the receiver side and the required sampling points for the data are selected accordingly.
Ein Beispiel für die entsprechende Empfängerschaltung ist inFig. 12 dargestellt.An example of the corresponding receiver circuit is shown inFIG. 12.
Beim Gegenstand vonFig. 12 dient ein erster Zähler120 der Längenbestimmung des Startbits. Dazu sind ein Speicher121, vier Kippstufen122, 123, 124 und125 sowie UND-Gatter126,127 und128 neben einem NOR-Gatter129 erforderlich. Der Erzeugung der Abtastpunkte in der Mitte der Datenteilworte dient ein Zähler130 sowie eine Kippstufe131. Schließlich ist für die Anzeige ein Komplex von Serien-Parallel-Wandler in Form eines Schieberegisters132, eine Speicher- und Treiberstufe133 sowie eine An zeigeeinrichtung134 erforderlich. Zurückgestellt werden sämtliche Zähler- und Speichereinrichtungen mit einem von einem jeden Startbit abgeleiteten Rücksetzimpuls mittels der Rücksetzimpulserzeugerstufe135.In the subject matter ofFIG. 12, a first counter determining the length of the start bit120 serves. For this purpose, a memory121 , four flip-flops122, 123, 124 and125 and AND gate ter126 ,127 and128 in addition to a NOR gate129 are required. A counter130 and a flip-flop131 serve to generate the sampling points in the middle of the data subwords. Finally, a complex of series-parallel converter in the form of a shift register132 , a memory and driver stage133 and a display device134 are required for the display. All counter and memory devices are reset with a reset pulse derived from each start bit by means of the reset pulse generator stage135 .
Im einzelnen ergibt sich folgender Schaltungsaufbau des Gegenstandes vonFig. 12. Die Informationsübertragungsleitung kommt von der Schnittstelle22 und führt über eine Eingangsschutzschaltung136 sowohl zur Rücksetzimpulssteuereinheit135 als auch zu einem Eingang des UNDGatters126. Dieses ist ausgangsseitig zumD-Eingang der Kippstufe122 geführt, dessenQ-Ausgang sowohl mit demD-Eingang der nachfolgenden Kippstufe123 als auch mit je einem Eingang des NOR-Gatters129 und des UND-Gatters127 in Verbindung steht. Die beiden anderen Eingänge dieser Gatter sind mit dem-Ausgang der Kippstufe123 verknüpft. Beide Ausgänge der Gatter129 und127 sind zu je einem der Setz- bzw. Rücksetzeingänge der nachfolgenden Kippstufe124 geführt. Während derQ-Ausgang dieser Kippstufe124 über das UND-Gatter128 mit demCI-Eingang des Zählers120 gekoppelt ist, steuert das Signal vom-Ausgang der Kippstufe124 die Zählrichtung dieses Zählers120. Getaktet werden die Kippstufen122 und123 sowie der Zähler120 ausgehend von einem am Eingang138 anliegenden Taktfrequenzsignal. Der Zahlenausgang des Zählers120 ist mit dem Speicher121 verknüpft und dessen Ausgang wiederum bestimmt den jeweiligen Anfangswert des Zählers120, so daß sich über diesen Speicher121 eine Rückkopplung für den Zähler120 ergibt. Der Übertrag-Ausgang des Zählers120 steuert denD-Eingang des Flipflops125 und dessen-Ausgang wiederum die Zählbereitschaft des Zählers120 sowie die Zählfrequenz des Zählers130. Das Zählbereitschaftssignal des Zählers130 kommt ebenso wie das Übernahmesignal des Speichers121 sowie das Signal am Setzeingang der Kippstufe131 vom Ausgang des NOR-Gatters129. Während der-Ausgang der Kippstufe131 mit den beiden zweiten Eingängen der UND-Gatter126 und128 verknüpft ist, führt eine Leitung140 von-Ausgang zu einem UND-Gatter141, an dessen zweiten Eingang das von der Eingangsschutzschaltung kommende Signal136 anliegt und dessen Ausgang zum Serieneingang des Schieberegisters132 geführt ist. Die Taktfrequenz dieses Schieberegisters132 hängt unmittelbar vom Signal amQ1-Ausgang des Zählers130 ab. Der Überlauf-Ausgang dieses Zählers130 steuert schließlich noch das Zurücksetzen der Kippstufe131 über einen Inverter142. Das als Serien-Parallel-Wandler arbeitende Schieberegister132 gibt die jeweils übertragene Dateninformation an den Speicher133 und schließlich an die Anzeigeeinheit134 weiter.In detail, the following circuit structure of theSubject ofFig. 12. The information transferline comes from the interface22 and leads overan input protection circuit136 both for resetpulse control unit135 as well as to an input of the ANDGate126. This is on the output sideD-Entrance ofFlip-flop122 led, whoseQ-Output with bothD- Input of the subsequent flip-flop123 as well withone input of the NOR gate129 and the AND gate127 communicates. The other two inputs thethese gates are with the- Output of the flip-flop123 verties. Both outputs of the gates129 and127 are closedone of the set and reset inputs of the followingthe flip-flop124 guided. During theQ- Exit thisFlip-flop124 over the AND gate128 with theCI-Entranceof the counter120 coupled, controls the signal from- Output of the flip-flop124 the counting direction of this countlers120. The flip-flops are clocked122 and123 like thislike the counter120 starting from one at the entrance138 applied clock frequency signal. The number output of theCounter120 is with memory121 linked and desIts output in turn determines the respective initial valueof the counter120, so that about this memory121 a feedback for the counter120 results. The Abouttrag-output of the counter120 controls theD- Entrance of theFlip flops125 and its-Output again the countingreadiness of the counter120 as well as the counting frequency of theCounter130. The meter's readiness to count130 comes just like the takeover signal of the memory121 as well as the signal at the set input of the flip-flop131 fromOutput of the NOR gate129. During the- Exit theFlip-flop131 with the two second inputs of the ANDgate126 and128 is linked, leads a line140 from- Output to an AND gate141, On whosesecond input that from the input protection circuitcoming signal136 is present and its output toSerial input of the shift register132 is led.The clock frequency of this shift register132 hangs unindirectly from the signal onQ 1-Output of the counter130 from.The overflow output of this counter130 controls closingLich reset the flip-flop131 about oneInverter142. The one working as a series-parallel converterShift register132 gives the transmitted datainformation to the memory133 and finally to theDisplay unit134 continue.
Die Wirkungsweise des inFig. 12 dargestellten Gegenstandes ergibt sich aus dem Impulsbild nachFig. 13.The operation of the object shown inFIG. 12 results from the pulse image according toFIG. 13.
Fig. 13a zeigt das Eingangssignal der Empfangsschaltung, welches zwangsläufig dem AusgangssignalFig. 11i der Sendeschaltung entspricht.Fig. 13b zeigt den Zählerstandsverlauf des Zählers120, wobei die Betriebsweise dieses Zählers ersichtlich wird. Wesentlich ist ein Aufwärtszählvorgang während der Zeitdauer des Startbits und somit der halben Periodendauer einer Dateneinzelinformation. Daran schließt sich mit einem dem Anstieg entsprechenden Abfallgradienten ein Abwärtszählvorgang an, wobei dann jeweils der Zähler nach Erreichen seines Null-Durchgangs wieder auf diesen vorher ermittelten Zählwert zurückgesetzt wird. Auf diese Weise werden Abtastpunkte nachFig. 13c gewonnen, die im Vergleich zum Linienzug nachFig. 13a jeweils mittig zu einer Dateninformtion liegen. Das Start- und Stop-Signal für den anfänglichen Zählvorgang im Zähler120 zeigen dieFig. 13d und 13e. Das Rücksetzsignal für diesen Zähler120 ist inFig. 13f dargestellt und das davon abgeleitete Schiebetaktsignal inFig. 13g bzw. 13i. Das Zeit-Signal für die Überragung des gesamten Datenworts zeigtFig. 13h. Wesentlich für ein korrektes Arbeiten des Gegenstandes vonFig. 12 ist eine wesentlich höhere Taktfrequenz als die Folgefrequenz der Daten, weil davon die Genauigkeit der Auszählung des Startbits abhängt.FIG. 13a shows the input signal processing of the reception sound, which necessarily corresponds to the output signalFig. 11i of the transmission circuit.Fig. 13b shows the count course of the counter120, the operation example of this counter is visible. What is essential is an up-counting process during the period of the start bit and thus half the period of a single piece of data. This is followed by a downward counting process corresponding to the gradient of increase, the counter then being reset to this previously determined counting value after reaching its zero crossing. In this way, sampling points according toFIG. 13c are obtained which, in comparison with the line drawing according toFIG. 13a, are each centered on a data information. The start and stop signal for the initial counting process in counter120 is shown inFIGS. 13d and 13e. The reset signal for this counter120 is shown inFIG. 13f and the shift clock signal derived therefrom in FIGS. 13g and 13i. The timing signal for the structures overhang of the entire data word is shown inFIG. 13h. Essential for correct functioning of the article ofFIG. 12 is a substantially higher clock frequency than the repetition frequency of the data, because of which the Genauig ness of the count of the start bit depends.
Aufgrund der mittigen Datenabfrage - vergleicheFig. 13a mit 13i - sind kleinere Verschiebungen in der Abtastfrequenz ohne Belang, da sie ja zu Beginn einer jeden Informationsübertragung neu ermittelt wird und der Schiebetakt zumindest anfangs, d. h. beim ersten Datenbit, sehr gut angenähert in der Mitte dieses Datenbits liegt. Nach Einlauf eines kompletten Datensatzes in das Schieberegister132 wird das eingelesene Datenwort in den Speicher133 übernommen und letztlich der Anzeigeeinheit134 zugeführt.Due to the central data query - compareFig. 13a with 13i - minor shifts in the sampling frequency are irrelevant, since it is determined anew at the beginning of each information transmission and the shift clock, at least initially, that is to say very well approximated in the first data bit The middle of this data bit lies. After a complete data record has entered the shift register132 , the read data word is transferred to the memory133 and ultimately fed to the display unit134 .
Wesentlich bei den Gegenständen vonFig. 10 und 12 ist die serielle Informationsübertragung bezüglich der Taktfrequenz und der Daten über nur eine Leitung außer der Masseleitung, sowie die zwangsläufige Synchronisierung der Signalverarbeitung im Empfangsteil auf die im Sendeteil zur Verfügung stehende Taktfrequenz. Dabei eignet sich dieses System neben seinem Einsatz im Kraftfahrzeug selbst auch für die Datenübertragung zwischen Kraftfahrzeug und z. B. einer Diagnoseeinheit. Für den Einsatz im Kraftfahrzeug selbst stehe stellvertretend die Verbindung zwischen einem irgendwie gearteten digital arbeitenden Steuergerät für Betriebskenngrößen der Brennkraftmaschine und z. B. Anzeigeeinheiten im Bereich des Armaturenbretts.Essential in the articles ofFIGS. 10 and 12, the serial information transmission with respect to the clock frequency and the data on only one line out of the ground line, as well as the inevitable synchronization of the signal processing in the receiver part of the standing in the transmitting part of available clock frequency. In addition to its use in motor vehicles, this system is also suitable for data transmission between the motor vehicle and e.g. B. a diagnostic unit. For use in the motor vehicle itself is representative of the connection between a digital controller of some kind for operating parameters of the internal combustion engine and z. B. Display units in the area of the dashboard.
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