DE102009010883A1 - Adjusting a non-silicon content in a semiconductor alloy during transistor fabrication by an intermediate oxidation process - Google Patents

Abstract

Translated fromGerman

Die Konzentration einer Nicht-Siliziumsorte in einer Halbleiterlegierung, etwa einer Silizium/Germanium-Legierung, kann nach einem selektiven epitaktischen Aufwachsprozess erhöht werden, indem ein Teil der Halbleiterlegierung oxidiert und der oxidierte Bereich entfernt wird. Während der Oxidation reagiert vorzugsweise die Siliziumsorte derart, dass ein Siliziumdioxidmaterial gebildet wird, während die Germaniumsorte in die verbleibende Halbleiterlegierung getrieben wird, wodurch deren Konzentration erhöht wird. Folglich wird die Schwellwerteinstellung moderner Transistorelemente mit besserer Prozessgleichmäßigkeit auf der Grundlage einer gegebenen Parametereinstellung für den epitaktischen Aufwachsprozess erreicht, wobei dennoch für ein hohes Maß an Flexibilität bei der Einstellung der Zusammensetzung des schwellwerteinstellenden Materials gesorgt wird. In anderen Fällen kann zusätzlich oder alternativ zur Herstellung einer schwellwerteinstellenden Halbleiterlegierung auch eine verformungsinduzierende Halbleiterlegierung mit erhöhter Flexibilität zur Anwendung der zuvor beschriebenen Prozesssequenz bereitgestellt werden.The concentration of a non-silicon species in a semiconductor alloy, such as a silicon / germanium alloy, may be increased after a selective epitaxial growth process by oxidizing a portion of the semiconductor alloy and removing the oxidized region. During the oxidation, preferably, the silicon species reacts to form a silicon dioxide material while driving the germanium species into the remaining semiconductor alloy, thereby increasing its concentration. Thus, the threshold setting of modern transistor elements with better process uniformity is achieved based on a given parameter setting for the epitaxial growth process while still providing a high degree of flexibility in adjusting the composition of the threshold adjusting material. In other cases, in addition or as an alternative to the production of a threshold-adjusting semiconductor alloy, a deformation-inducing semiconductor alloy with increased flexibility can also be provided for the application of the process sequence described above.

Description

Translated fromGerman

Gebiet der vorliegenden ErfindungField of the present invention

ImAllgemeinen betrifft die vorliegende Erfindung modernste integrierteSchaltungen mit komplexen Transistorelementen, die Gatestrukturenmit hoher Kapazitätmit einer metallenthaltenden Elektrode und einem Gatedielektrikummit großem ε mit erhöhter Permittivität im Vergleichzu konventionellen Gatedielektrika, etwa Siliziumdioxid und Siliziumnitrid aufweisen.in theIn general, the present invention relates to state-of-the-art integratedCircuits with complex transistor elements, the gate structureswith high capacitywith a metal-containing electrode and a gate dielectricwith large ε with increased permittivity in comparisonto conventional gate dielectrics, such as silicon dioxide and silicon nitride.

Beschreibung des Stands derTechnikDescription of the state of thetechnology

DieHerstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischeintegrierte Schaltungen) und dergleichen fordert das Ausbilden einer großen Anzahlan Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einemspezifizierten Schaltungsaufbau, wobei Feldeffekttransistoren einewichtige Art an Schaltungselementen repräsentieren, die im Wesentlichendas Leistungsverhalten integrierter Schaltungen bestimmen. Im Allgemeinen werdenmehrere Prozesstechnologien aktuell eingesetzt, wobei für vieleArten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologieaktuell eine der vielversprechendsten Vorgehensweisen auf Grundder gute Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeitund/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellungkomplexer integrierter Schaltungen unter Anwendung von beispielsweiseder MOS-Technologie werden Millionen Transistoren, beispielsweise n-Kanaltransistorenund/oder p-Kanaltransistoren, auf einem Substrat hergestellt, daseine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon,ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird,sogenannte pn-Übergänge, diedurch eine Grenzflächestark dotierter Gebiete, die als Drain- und Souregebiete bezeichnetwerden, mit einem leicht dotierten oder nicht dotierten Gebiet,etwa ein Kanalgebiet, gebildet sind, dass benachbart zu den starkdotierten Gebieten angeordnet ist. In einem Feldeffekttransistorist die Leitfähigkeitdes Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals,durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebietangeordnet und davon durch eine dünne isolierende Schicht getrenntist. Die Leitfähigkeitdes Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund desAnlegens einer geeigneten Steuerspannung an die Gateelektrode hängt vonder Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebeneAbmessung des Kanalgebiets in der Transistorbreitenrichtung – von demAbstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auchals Kanallängebezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit,rasch einen leitenden Kanal unter der isolierenden Schicht beimAnlegen der Steuerspannung an die Gateelektrode aufzubauen, dieLeitfähigkeitdes Kanalgebiets wesentlich das Leistungsverhalten von MOS-Transistoren.Da die Geschwindigkeit des Erzeugens des Kanals, die von der Leitfähigkeitder Gateelektrode abhängt,und der Kanalwiderstand wesentlich die Transistoreigenschaften beeinflussen,ist die Verringerung der Kanallänge – und damitverknüpftdie Verringerung des Kanalwiderstands und des Gatewiderstands – ein wichtigesEntwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierterSchaltungen zu erreichen.TheManufacture of advanced integrated circuits, such as CPUs, memory devices, ASICs (application specificintegrated circuits) and the like require the formation of a large numberto circuit elements on a given chip area according to aspecified circuitry, wherein field effect transistors arepresent an important type of circuit elements that are essentiallydetermine the performance of integrated circuits. In general will beseveral process technologies currently used, with manyTypes of complex circuits with field effect transistors the MOS technologycurrently one of the most promising approaches based onthe good properties in terms of working speedand / or power consumption and / or cost efficiency. During manufacturecomplex integrated circuits using, for exampleMOS technology becomes millions of transistors, for example, N-channel transistorsand / or p-channel transistors fabricated on a substratea crystalline semiconductor layer. A field effect transistor contains, regardless ofwhether an n-channel transistor or a p-channel transistor is considered,so-called pn junctions, thethrough an interfaceheavily doped areas, called drainage and soure areaswith a slightly spiked or undoped area,about a channel area, formed are that adjacent to the strongdoped areas is arranged. In a field effect transistoris the conductivityof the canal area, d. H. the forward current of the conductive channel,controlled by a gate electrode adjacent to the channel regionarranged and separated by a thin insulating layeris. The conductivityof the channel region in the construction of a conductive channel due to theApplying a suitable control voltage to the gate electrode depends onthe dopant concentration, the mobility of the charge carriers and - for a givenDimension of the channel region in the transistor width direction - of theDistance between the source area and the drain area, which alsoas channel lengthreferred to as. Thus, in conjunction with the ability torapidly a conductive channel under the insulating layer atApply the control voltage to the gate electrode, theconductivityof the channel region substantially the performance of MOS transistors.As the speed of generating the channel, the conductivitythe gate electrode depends,and the channel resistance significantly affect the transistor properties,is the reduction of the channel length - and thusconnectedthe reduction of the channel resistance and the gate resistance - an important oneDesign criterion to include an increase in working speedTo achieve circuits.

Gegenwärtig wirdder Großteilder integrierten Schaltungen auf der Grundlage von Silizium auf Grundder nahezu beschränktenVerfügbarkeit,den gut verstandenen Eigenschaften von Silizium zugehörigen Materialienund Prozessen und der Erfahrung, die für die letzten 50 Jahre gewonnenwurde, hergestellt. Daher bleibt Silizium mit hoher Wahrscheinlichkeitdas Material der Wahl in der vorhersehbaren Zukunft für Schaltungsgenerationen,die fürMassenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziumsbei der Herstellung von Halbleiterbauelementen besteht in den gutenEigenschaften einer Silizium/Siliziumdioxidgrenzfläche, dieeine zuverlässigeelektrische Isolation unterschiedlicher Gebiete voneinander ermöglicht.Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturenstabil und ermöglichtsomit das Ausführen nachfolgenderHochtemperaturprozesse, wie sie beispielsweise für Ausheizprozesse zum Aktivierenvon Dotierstoffen und zum Ausheilen von Kristallschäden erforderlichsind, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.At present becomesthe majoritybased on silicon based on silicon integrated circuitsthe almost limitedAvailability,the well-understood properties of silicon related materialsand processes and experience gained for the last 50 yearswas produced. Therefore, silicon remains with high probabilitythe material of choice in the foreseeable future for circuit generations,the forMass products are provided. One reason for the great importance of siliconin the manufacture of semiconductor devices is in the goodProperties of a silicon / silicon dioxide interface, thea reliable oneelectrical isolation of different areas allows each other.The silicon / silicon dioxide interface is at high temperaturesstable and possiblethus the subsequent executionHigh-temperature processes, such as those for heating processes for activatingof dopants and to heal crystal damage requiredare without affecting the electrical properties of the interface.

Auszuvor dargelegten Gründenwird Siliziumdioxid vorzugsweise als eine Gateisolationsschichtin Feldeffekttransistoren eingesetzt, die die Gateelektrode, diehäufigaus Polysilizium oder anderen Materialien aufgebaut ist, von demKanalgebiet trennt. Beim stetigen Verbessern des Leistungsverhaltensvon Feldeffekttransistoren wird die Länge des Kanalgebiets kontinuierlicheverringert, um die Schaltgeschwindigkeit und den Durchlassstromzu erhöhen.Da das Transistorverhalten durch die Spannung gesteuert ist, dieder Gateelektrode zum Invertieren der Oberfläche des Kanalgebiets zur Erzeugungeiner ausreichend hohen Ladungsträgerdichte zugeführt wird,um damit den gewünschtenDurchlassstrom bei einer vorgegebenen Versorgungsspannung zu erreichen,ist ein gewisses Maß ankapazitiver Kopplung erforderlich, die durch den Kondensator gebildetwird, der durch die Gateelektrode, das Kanalgebiet und das dazwischenangeordnete Siliziumdioxid gebildet ist. Es zeigt sich jedoch, dasseine Verringerung der Kanallängeeine erhöhtekapazitive Kopplung erfordert, um das sogenannte Kurzkanalverhaltenwährenddes Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kannzu erhöhtenLeckströmenund zu einer ausgeprägtenAbhängigkeitder Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelementemit einer relativ geringen Versorgungsspannung und damit mit einergeringen Schwellwertspannung weisen eine exponentielle Zunahme desLeckstromes bei der erhöhtenkapazitiven Kopplung der Gateelektrode an das Kanalgebiet auf. Dadie Dicke der Siliziumdioxidschicht entsprechend verringert werdenmuss, um die erforderliche Kapazität zwischen dem Gate und demKanalgebiet zu erreichen. Beispielsweise erfordert eine Kanallänge vonungefähr0,08 μmein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm.Obwohl im Allgemeinen die Verwendung von Hochgeschwindigkeitstransistorelementenmit einem extrem kurzen Kanal auf Hochgeschwindigkeitsanwendungenbeschränktist, wohingegen Transistorelemente mit einem längeren Kanal für wenigerkritische Anwendungen eingesetzt werden, etwa als Speichertransistorelemente,erreicht der relativ hohe Leckstrom, der durch das direkte Tunnelnvon Ladungsträgerneine sehr dünneSiliziumgateisolationsschicht hervorgerufen wird, Werte bei einerOxiddicke im Bereich von 1 bis 2 nm, die nicht mehr mit den Erfordernissenfür modernsteintegrierte Schaltungen verträglichsind.For reasons previously stated, silicon dioxide is preferably used as a gate insulating layer in field effect transistors which separate the gate electrode, which is often constructed of polysilicon or other materials, from the channel region. In steadily improving the performance of field effect transistors, the length of the channel region is continuously reduced to increase the switching speed and the forward current. Since the transistor behavior is controlled by the voltage supplied to the gate electrode for inverting the surface of the channel region to produce a sufficiently high carrier density to achieve the desired forward current at a given supply voltage, a degree of capacitive coupling is required the capacitor is formed, which is formed by the gate electrode, the channel region and the silicon dioxide arranged therebetween. It turns out, however, that reducing the channel length requires increased capacitive coupling in order to avoid the so-called short channel behavior during transistor operation the. The short channel behavior can lead to increased leakage currents and to a pronounced dependence of the threshold voltage on the channel length. Aggressively scaled transistor devices with a relatively low supply voltage, and thus a low threshold voltage, exhibit an exponential increase in leakage current with the increased capacitive coupling of the gate electrode to the channel region. As the thickness of the silicon dioxide layer must be correspondingly reduced in order to achieve the required capacitance between the gate and the channel region. For example, a channel length of about 0.08 μm requires a silicon dioxide gate dielectric having a thickness of about 1.2 nm. Although, in general, the use of high speed transistor elements with an extremely short channel is limited to high speed applications, whereas longer channel transistor elements are less critical For applications such as memory transistor devices, the relatively high leakage current caused by the direct tunneling of charge carriers to a very thin silicon gate insulation layer reaches values of 1 to 2 nm oxide thickness, which are no longer meeting the requirements of the most advanced integrated circuits are compatible.

Daherwurde das Ersetzen von Siliziumdioxid als Materialisolationsschichtenin Betracht gezogen, insbesondere Transistoren, die äußerst dünne Siliziumgateschichtenerfordern. Möglichealternative Dielektrika beinhalten solche, die eine deutlich höhere Permittivität besitzen,so dass eine physikalisch größere Dickeeiner entsprechend gebildeten Gateisolationsschicht dennoch für eine kapazitiveKopplung sorgt, die ansonsten mittels einer extrem dünnen Siliziumdioxidschichterreicht wird.Thereforehas been replacing silica as material insulation layersespecially transistors that have extremely thin silicon gate layersrequire. Possiblealternative dielectrics include those which have a significantly higher permittivity,so that a physically larger thicknessa correspondingly formed gate insulation layer nevertheless for a capacitiveCoupling ensures that otherwise by means of an extremely thin silicon dioxide layeris reached.

Eswurde daher vorgeschlagen, Siliziumdioxid durch Materialien mithoher Permittivitätzu ersetzen, etwa Tantaloxid (Ta₂O₅) mit einem ε von ungefähr 25, Strontiumtitanoxid (SrTiO₃) mit einem ε von ungefähr 150, Hafniumoxid (HfO₂), HfSiO₂, Zirkonoxid(ZrO₂), und dergleichen.It has therefore been proposed to replace silica with high permittivity materials such as tantalum oxide (Ta₂ O₅ ) with an ε of about 25, strontium titanium oxide (SrTiO₃ ) with an ε of about 150, hafnium oxide (HfO₂ ), HfSiO₂ , Zirconia (ZrO₂ ), and the like.

Beim Übergangzu komplexen Gatearchitekturen auf der Grundlage von Dielektrikamit großem ε kann dieTransistorleistung weiter erhöhtwerden, indem ein geeignetes leitendes Material für die Gateelektrodevorgesehen wird, um damit das üblicherweiseverwendete Polysiliziummaterial zu ersetzen, da Polysilizium eineLadungsträgerverarmungin der Näheder Grenzflächezu dem Gatedielektrikum aufweist, wodurch die effektive Kapazität zwischendem Kanalgebiet und der Gateelektrode verringert wird. Es wurdedaher ein Gatestapel vorgeschlagen, in welchem ein dielektrischesMaterial mit großem ε eine erhöhte Kapazität selbstbei einer nicht so kritischen Dicke im Vergleich zu einer Siliziumdioxidschichtbietet, währendLeckströmeauf einem akzeptablen Niveau gehalten werden. Andererseits werden metallenthaltendenicht-Polysiliziummaterialien, etwa Titannitrid und dergleichen,so hergestellt, dass diese direkt mit dem dielektrischen Materialmit großem ε in Verbindungsind, wodurch das Auftreten einer Verarmung im Wesentlichen vermiedenwird. Da typischerweise eine geringe Schwellwertspannung für den Transistorgewünschtist, die die Spannung repräsentiert,bei der sich ein leitender Kanal in dem Kanalgebiet ausbildet, umdamit einen Durchlassstrom zu erreichen, erfordert üblicherweisedie Steuerbarkeit des entsprechenden Kanals aufwendige lateraleDotierstoffprofile und Dotierstoffgradienten zumindest in der Nähe der pn-Übergänge. Daherwerden sogenannte Halo-Gebiete typischerweise durch Ionenimplantationhergestellt, um eine Dotierstoffsorte einzuführen, deren Leitfähigkeitsartder Leitfähigkeitsartdes verbleibenden Kanals und des Halbleitergebiets entspricht, umdamit den resultierenden Dotierstoffgradienten am pn-Übergangin Verbindung mit entsprechenden Erweiterungsgebieten und tiefen Drain-und Sourcegebieten zu „verstärken”. Auf diese Weisebestimmt die Schwellwertspannung des Transistors wesentlich dieSteuerbarkeit des Kanals, wobei eine ausgeprägte Variabilität der Steuerspannung beigeringeren Gatelängenbeobachtet werden kann Durch das Vorsehen eines geeigneten Halo-Implantationsgebietskann somit die Steuerbarkeit des Kanals verbessert werden, wodurchauch die Variabilität derSchwellwertspannung, die auch als Schwellwertvariabilität bezeichnetwird, verringert wird und wodurch auch Schwankungen des Transistorleistungsverhaltensbei einer Änderungder Gatelängereduziert werden. Da die Schwellwertspannung der Transistoren wesentlichdie Austrittsarbeit des Gatematerials festgelegt ist, das mit demGatedielektrikumsmaterial in Kontakt ist, muss eine geeignete Einstellungder effektiven Austrittsarbeit im Hinblick auf die Leitfähigkeitsartdes betrachteten Transistors sichergestellt sein. Beispielsweisewerden geeignete metallenthaltende Gateelektrodenmaterialien, etwaTitannitrid, Aluminiumoxid und dergleichen häufig eingesetzt, wobei dieent sprechenden Austrittsarbeit so eingestellt wird, dass sie für eine Artan Transistor geeignet ist, etwa von n-Kanaltransistoren, während p-Kanaltransistoreneine andere Austrittsarbeit erfordern und somit ein unterschiedlichbehandeltes Titannitridmaterial oder ein anderes metallenthaltendesMaterial erfordern, um damit die gewünschte Schwellwertspannungzu erreichen. In diesem Falle sind komplexe und aufwendige Fertigungsschemata erforderlich,um unterschiedliche Elektrodenmaterialien bereitzustellen, so dassden Erfordernissen unterschiedlicher Transistorarten Rechnung getragen wird.Aus diesem Grunde wurde auch vorgeschlagen, die Schwellwertspannungvon Transistorbauelementen geeignet einzustellen, indem ein speziellgestaltetes Halbleitermaterial an der Grenzfläche an dem Dielektrikumsmaterialmit großem ε und dem Kanalgebietdes Transistors vorgesehen wird, um damit in geeigneter Weise dieBandlückedes speziell gestalteten Halbleitermaterials auf die Austrittsarbeit desmetallenthaltenden Gateelektrodenmaterials „anzupassen”, um damitdie gewünschtegeringe Schwellwertspannung des betrachteten Transistors zu erhalten.In transitioning to complex gate architectures based on high-k dielectrics, transistor performance can be further increased by providing a suitable conductive material for the gate electrode to replace the commonly used polysilicon material, since polysilicon confers charge carrier depletion in the vicinity of the interface the gate dielectric, thereby reducing the effective capacitance between the channel region and the gate electrode. Therefore, a gate stack has been proposed in which a high-k dielectric material provides increased capacitance even at a not so critical thickness compared to a silicon dioxide layer while keeping leakage currents to an acceptable level. On the other hand, metal-containing non-polysilicon materials such as titanium nitride and the like are made to be directly in communication with the high-k dielectric material, thereby substantially preventing the occurrence of depletion. Since typically a low threshold voltage is desired for the transistor representing the voltage at which a conductive channel is formed in the channel region to achieve on-state current, usually the controllability of the corresponding channel requires expensive lateral dopant profiles and dopant gradients at least in the vicinity the pn junctions. Thus, so-called halo regions are typically fabricated by ion implantation to introduce a dopant species whose conductivity type corresponds to the conductivity type of the remaining channel and the semiconductor region, thereby "matching" the resulting dopant gradients at the pn junction in conjunction with corresponding extension regions and deep drain and source regions. " strengthen ". In this way, the threshold voltage of the transistor substantially determines the controllability of the channel, whereby a pronounced variability of the control voltage can be observed at shorter gate lengths. By providing a suitable halo implantation region, the controllability of the channel can thus be improved, whereby the variability of the threshold voltage, which is also referred to as threshold variability, and which also reduces variations in transistor performance with a change in gate length. Since the threshold voltage of the transistors is substantially fixed to the work function of the gate material which is in contact with the gate dielectric material, a suitable adjustment of the effective work function with respect to the conductivity type of the transistor under consideration must be ensured. For example, suitable metal-containing gate electrode materials, such as titanium nitride, alumina, and the like, are often used, with the resulting work function adjusted to suit one type of transistor, such as n-channel transistors, while p-channel transistors require a different work function, and thus require a differently treated titanium nitride material or other metal-containing material to achieve the desired threshold voltage. In this case, complex and expensive manufacturing schemes are required to provide different electrode materials to accommodate the needs of different types of transistors. For this reason, it has also been proposed to suitably adjust the threshold voltage of transistor devices by applying a specially designed semiconductor material at the interface to the high-k dielectric material and the Channel region of the transistor is provided so as to suitably "adapt" the bandgap of the specially designed semiconductor material to the work function of the metal-containing gate electrode material in order to obtain the desired low threshold voltage of the considered transistor.

DieEinstellung der Bandlückeund somit der Schwellwertspannung moderner Transistorelemente aufder Grundlage von Silizium/Germanium ist eine vielversprechendeVorgehensweise fürkomplexe Transistorelemente, die ein Metallgate aufweisen. Typischerweisewird das Silizium/Germanium-Material auf der Grundlage selektiverepitaktischer Aufwachstechniken gebildet, in denen Prozessparameterso gesteuert sind, dass eine merkliche Materialabscheidung nur aufkristalline Siliziumbereiche beschränkt ist, während eine merkliche Abscheidung aufdielektrischen Oberflächenbereichenunterdrückt wird.Währenddieses epitaktischen Aufwachsprozesses müssen Prozessparameterwerte,etwa die Durchflussrate der Vorstufengase, der Abscheidedruck, dieTemperatur und dergleichen in dieser Weise gesteuert werden, umein hohes Maß anGleichmäßigkeitder Materialeigenschaften der Silizium/Germanium-Legierung über diegesamte Substratoberflächehinweg zu erhalten. Beispielsweise muss ein sensibles Gleichgewichtzwischen der Schichtdicke, der Gitterfehlanpassung und der Silizium/Germanium-Legierungund dem Siliziummaterial, der Temperatur während des Prozesses und der Dichtedes Materials beibehalten werden, um eine im Wesentlichen defektfreieGermaniumlegierung zu erhalten. Im Hinblick auf das geeignete Einstellender Bandlückeder Silizium/Germanium-Legierung bezüglich der gewünschtenSchwellwertspannung repräsentierendie Germaniumkonzentration und die resultierende Schichtdicke kritischeParameter, die nicht unabhängigvon Prozessparametern eingestellt werden können, wobei gleichzeitig geringe Änderungender Konzentration und der Schichtdicke eine deutliche Schwellwertvariabilität über einzelneChipgebiete hinweg auch überdas gesamte Halbleitersubstrat hinweg nach sich ziehen können. Daherwird in komplexen Halbleiterfertigungsstätten lediglich eine beschränkte Anzahlan unterschiedlichen Parametereinstellungen typischerweise für die diversen Halbleiterprodukteangewendet, wenn eine Silizium/Germaniumlegierung beispielsweisezum Einstellen des Schwellwerts modernster Transistorelemente erforderlichist. Z. B. wird eine kleinere Germaniumkonzentration als gewünscht aufder Grundlage eines gut steuerbaren und zuverlässigen Fertigungsprozessesin einer modernen Halbleiterfertigungsstätte erreicht, wodurch die Flexibilität bei derEinstellung der gesamten Transistoreigenschaften deutlich beschränkt werden.TheSetting the band gapand thus the threshold voltage of modern transistor elementsThe basis of silicon / germanium is a promising oneProcedure forcomplex transistor elements having a metal gate. typically,the silicon / germanium material becomes more selective on the basisepitaxial growth techniques formed in which process parametersare controlled so that a noticeable material deposition only oncrystalline silicon areas is limited, while a noticeable deposition ondielectric surface areasis suppressed.WhileThis epitaxial growth process requires process parameter values,about the flow rate of the precursor gases, the deposition pressure, theTemperature and the like can be controlled in this waya high level ofuniformitythe material properties of the silicon / germanium alloy over theentire substrate surfaceto get away. For example, a sensitive balance must bebetween the layer thickness, the lattice mismatch and the silicon / germanium alloyand the silicon material, the temperature during the process and the densityof the material to be substantially defect-freeTo obtain germanium alloy. With regard to the appropriate settingthe band gapthe silicon / germanium alloy with respect to the desiredRepresent threshold voltagethe germanium concentration and the resulting layer thickness criticalParameters that are not independentcan be adjusted by process parameters, with small changes at the same timethe concentration and the layer thickness a significant threshold variability over individualChip areas also overcan drag the entire semiconductor substrate away. Thereforeis only a limited number in complex semiconductor manufacturing plantsat different parameter settings typically for the various semiconductor productsapplied when a silicon / germanium alloy, for examplerequired to set the threshold of most modern transistor elementsis. For example, a smaller germanium concentration is desiredthe foundation of a well controllable and reliable manufacturing processachieved in a modern semiconductor manufacturing facility, thereby providing flexibility in theSetting the overall transistor properties can be significantly limited.

Esist gut bekannt, dass die Schaltgeschwindigkeit und der Durchlassstromvon siliziumbasierten Feldeffekttransistoren erhöht werden können, indem die Gitterstrukturin dem Kanalgebiet der Transistoren verändert werden. D. h., durchErzeugen einer kompressiven Verformung und Zugverformung in demKanalgebiet des Transistors kann die Ladungsträgerbeweglichkeit erhöht werden,wodurch der gewünschteAnstieg im Transistorleistungsverhalten erreicht wird. Beispielsweiseführt einekompressive Verformungskomponente, die entlang der Stromflussrichtungeines p-Kanaltransistors bei einer standardmäßigen Kristallkonfigurationdes Siliziums in dem Kanalgebiet hervorgerufen wird, d. h. einer(100) Oberflächenorientierungund mit der Stromflussrichtung entlang einer <110> Kristallachseausgerichtet, zu einer ausgeprägtenZunahme der Löcherbeweglichkeit.Daher wird häufigeine Silizium/Germanium-Legierung in die Drain- und Sourcebereichevon p-Kanaltransistoreneingebaut, was somit in einem stark verspannten Zustand auf Grundder Gitterfehlanpassung zwischen der Silizium/Germanium-Legierungund dem umgebenden Siliziummaterial hergestellt wird, wodurch ebenfallseine entsprechende kompressive Verformungskomponente in dem benachbartenKanalgebiet des Transistors hervorgerufen wird. Die Silizium/Germanium-Legierung kannin den Drain- und Sourcebereichen hergestellt werden, indem zuerstgeeignete Aussparungen geschaffen werden und die Aussparungen aufder Grundlage eines selektiven epitaktischen Wachstumsprozesseswieder gefülltwerden, wobei die Größe der resultierendenVerformungskomponente auf der Grundlage eines lateralen Abstandsder Aussparungen zu dem Kanalgebiet und der Germaniumkonzentration,die die Größe der Gitterfehlanpassungbestimmt, eingestellt werden kann. Auch in diesem Falle sind geeigneteAbscheiderezepte typischerweise in modernen Halbleiterfertigungsstätten verfügbar, so dassein im Wesentlichen defektfreies Abscheiden der Silizium/Germanium-Legierungmit einer maximalen Germaiumkonzentration möglich ist, die mit den zuvorgenannten Rahmenbedingungen im Hinblick auf die Parametereinstellungverträglichist.Itis well known that the switching speed and the forward currentof silicon-based field effect transistors can be increased by the lattice structurebe changed in the channel region of the transistors. That is, throughProducing a compressive deformation and tensile deformation in theChannel region of the transistor, the charge carrier mobility can be increased,whereby the desiredIncrease in transistor performance is achieved. For exampleleads oneCompressive deformation component, along the direction of current flowa p-channel transistor in a standard crystal configurationof silicon in the channel region, d. H. one(100) surface orientationand with the current flow direction along a <110> crystal axisaligned, to a pronouncedIncrease in hole mobility.Therefore, it becomes commona silicon / germanium alloy in the drain and source regionsof p-channel transistorsbuilt-in, which thus in a strongly strained condition due tothe lattice mismatch between the silicon / germanium alloyand the surrounding silicon material, which also producesa corresponding compressive deformation component in the adjacent oneChannel region of the transistor is caused. The silicon / germanium alloy canin the drain and source regions by firstappropriate recesses are created and the recesses onthe basis of a selective epitaxial growth processfilled againbe, the size of the resultingDeformation component based on a lateral distancethe recesses to the channel region and the germanium concentration,the size of the lattice mismatchdetermined, can be adjusted. Also in this case are suitableSeparator recipes typically available in modern semiconductor manufacturing facilities such thata substantially defect-free deposition of the silicon / germanium alloywith a maximum germaium concentration possible with those previouslymentioned conditions with regard to the parameter settingcompatibleis.

Obwohldamit etablierte Prozessrezepte zur Herstellung einer Silizium/Germanium-Legierung in einersteuerbaren Weise verfügbarsind, bieten die verfügbarenParametereinstellungen nicht ausreichend Flexibilität bei derEinstellung der gesamten Transistoreigenschaften, etwa im Hinblickauf die Schwellwertspannungen und dergleichen.Even thoughThus established process recipes for the production of a silicon / germanium alloy in onecontrollable way availableare the ones availableParameter settings insufficient flexibility in theAdjustment of the overall transistor properties, for example with regard toon the threshold voltages and the like.

ImHinblick auf die zuvor beschriebene Situation betrifft die vorliegendeOffenbarung Techniken zur Herstellung einer siliziumenthaltendenHalbleiterlegierung auf der Grundlage erhöhter Flexibilität, wobeieines oder mehrere der zuvor genannten Probleme vermieden oder zumindestin der Auswirkung reduziert wird.in theWith regard to the situation described above, the present concernsDisclosure Techniques for Making a Silicon-ContainingSemiconductor alloy based on increased flexibility, whereinone or more of the aforementioned problems avoided or at leastis reduced in impact.

Überblick über die vorliegende OffenbarungOverview of the present disclosure

ImAllgemeinen betrifft die vorliegende Offenbarung Techniken zum Erweiternder Fähigkeiten dergegenwärtigverfügbarergut etablierter Prozessrezepte zur Herstellung einer siliziumenthaltenden Halbleiterlegierung,etwa einer Silizium/Germanium-Legierung, beispielsweise in Bezugauf das Erhöhender Konzentration einer nicht-Siliziumsorte, etwa einer Germaniumsorte,ohne dass eine erhöhteProzessungleichmäßigkeitauftritt und ohne dass im Wesentlichen zusätzliche Kristalldefekte erzeugtwerden. Zu diesem Zweck wir die siliziumenthaltende Halbleiterlegierungauf der Grundlage eines gut etablierten Prozessrezepts hergestelltund nachfolgend wird die Konzentration der nicht-Siliziumsorte eingestellt,indem beispielsweise deren Konzentration durch einen Oxidationsprozesserhöhtwird, indem vorzugsweise die Siliziumsorte verbraucht wird, um einentsprechendes Oxid zu bilden, währenddie nicht-Siliziumsorte in den verbleibenden nicht-oxidierten Bereichder zuvor hergestellten Halbleiterlegierung „getrieben wird”. Danachkann der oxidierte Bereich selektiv entfernt werden und somit wirdeine entsprechende siliziumenthaltende Halbleiterlegierung mit einermodifizierten Konzentration erhalten, ohne dass im Wesentlichenzu zusätzlichenKristalldefekten beigetragen wird. Der Oxidationsprozess sowie dasselektive Entfernen könnenmit einem hohen Grad an Prozessgleichmäßigkeit ausgeführt werden,wodurch im Wesentlichen nicht zur gesamten Prozessungleichmäßigkeitbeigetragen wird, die im Wesentlichen durch den anfänglich ausgeführten epitaktischenAufwachsprozess festgelegt ist. Bei Bedarf kann eine Sequenz derAbscheidung einer Legierung, der Oxidierung der Legie rung und des Entfernensder oxidierten Bereichs ein oder mehrere Male wiederholt werden,um damit eine gewünschte Gesamtdickeder siliziumenthaltenden Halbleiterlegierung mit der modifiziertenKonzentration der nicht-Siliziumsorte zu erhalten. In anderen Fällen werdenzumindest der Prozess des Oxidierens eines Teils einer Halbleiterlegierungund das selektive Entfernen des oxidierten Bereichs wiederholt,um die Konzentration nicht-Siliziumsortezu erhöhen,wobei eine anfänglicheSchichtdicke in geeigneter Weise so gewählt ist, dass eine gewünschte endgültige Dicke nachdem Entfernen zweier oder mehrerer oxidierter Bereiche erreichtwird. In einigen anschaulichen Ausführungsformen wird die Anpassungder Konzentration einer nicht-Siliziumsorte auf die Herstellungeines schwellwerteinstellenden Materials angewendet, um damit einegewünschteBandlückenschiebungbei der Herstellung modernster Gateelektrodenstrukturen auf derGrundlage dielektrischer Materialien mit großem ε und metallenthaltender Gateelektrodenmaterialienzu erreichen. In noch anderen anschaulichen hierin offenbarten Aspektenwird die erhöhte Konzentrationeiner nicht-Siliziumsorte angewendet, um eine verformungsinduzierendeHalbleiterlegierung in den Drain- und Sourcebereichen von Transistorelementenmit einem erhöhteninneren Verformungspegel zu schaffen, ohne dass zu einem größeren Anteilan Gitterdefekten, Dislokationen, beigetragen wird, die häufig auftreten,wenn der Anteil einer nicht-Siliziumsorte erhöht wird. In noch anderen anschaulichenhierin offenbarten Ausführungsformen wirddas Konzept der Einstellung der Materialzusammensetzung einer siliziumenthaltendenHalbleiterlegierung sowohl auf die Schwellwerteinstellung als auchauf die Verformungstechnologie in einem Transistorelement angewendet,wodurch füreine erhöhte Flexibilität beim individuellenEinstellen der Transistoreigenschaften der diversen Halbleiterlegierungen aufder Grundlage eines einzelnen gut etablierten Prozessrezepts geschaffenwird.in theGenerally, the present disclosure relates to techniques for extendingthe abilities ofcurrentlyavailablewell-established process recipes for producing a silicon-containing semiconductor alloy,for example, a silicon / germanium alloy, for example in relationon the heighteningthe concentration of a non-silicon variety, such as a germanium variety,without an increasedProzessungleichmäßigkeitoccurs and without essentially generating additional crystal defectsbecome. For this purpose we use the silicon-containing semiconductor alloybased on a well-established process recipeand subsequently the concentration of the non-silicon grade is adjusted,by, for example, their concentration through an oxidation processelevatedis consumed by preferably consuming the silicon type toto form corresponding oxide whilethe non-silicon grade into the remaining unoxidized areathe previously produced semiconductor alloy is "driven". After thatFor example, the oxidized region can be selectively removed and thus becomesa corresponding silicon-containing semiconductor alloy with aobtained modified concentration without essentiallyto additionalCrystal defects is contributed. The oxidation process as well as thecan selectively removebe executed with a high degree of process uniformity,which, in essence, does not lead to overall process nonuniformitycontributed essentially by the initial epitaxialGrowth process is set. If necessary, a sequence ofDeposition of an alloy, oxidation of the alloy and removalthe oxidized area are repeated one or more times,order a desired total thicknessthe silicon-containing semiconductor alloy with the modifiedConcentration of the non-silicon type to obtain. In other cases will beat least the process of oxidizing a portion of a semiconductor alloyand repeating the selective removal of the oxidized region,to concentrate non-silicon gradeto increase,being an initial oneLayer thickness is suitably chosen so that a desired final thickness afterthe removal of two or more oxidized areasbecomes. In some illustrative embodiments, the adaptation will bethe concentration of a non-silicon variety on the productiona threshold value adjusting material used to provide adesiredBandgap shiftin the manufacture of state of the art gate electrode structures on theBased on dielectric materials with large ε and metal-containing gate electrode materialsto reach. In still other illustrative aspects disclosed hereinwill the increased concentrationa non-silicon grade applied to a deformation-inducingSemiconductor alloy in the drain and source regions of transistor elementswith an elevatedto create inner deformation levels without causing a greater proportionis contributed to lattice defects, dislocations, which often occurwhen the proportion of a non-silicon variety is increased. In still other illustrativeEmbodiments disclosed hereinthe concept of adjusting the material composition of a silicon-containingSemiconductor alloy both on the threshold setting as wellapplied to the deformation technology in a transistor element,which foran increased flexibility in the individualAdjusting the transistor properties of the various semiconductor alloysbased on a single well-established process recipebecomes.

Einanschauliches hierin offenbartes Verfahren umfasst das Bilden einerersten Schicht einer siliziumenthaltenden Halbleiterlegierung aufeinem siliziumenthaltenden kristallinen Halbleitergebiet, wobei diesiliziumenthaltende Halbleiterlegierung eine nicht-Siliziumsortemit einen ersten Konzentration aufweist. Das Verfahren umfasst fernerdas Bilden eines Oxids durch Verbrauchen von Material der ersten Schichteiner siliziumenthaltenden Halbleiterlegierung, wobei eine zweiteSchicht einer siliziumenthaltenden Halbleiterlegierung auf dem siliziumenthaltendenHalbleitergebiet beibehalten wird, wobei die zweite Schicht einesiliziumenthaltende Halbleiterlegierung die nicht-Siliziumsortemit einer zweiten Konzentration aufweist. Das Oxid wird von derzweiten Schicht einer siliziumenthaltenden Halbleiterlegierung entfernt.Schließlichumfasst das Verfahren das Bilden einer Gateelektrodenstruk tur einesTransistors überder zweiten Schicht einer siliziumenthaltenden Halbleiterlegierung,wobei die Gateelektrodenstruktur eine Gateisolationsschicht miteinem Dielektrikum mit großem ε und einmetallenthaltendes Gateelektrodenmaterial, das auf der Gateisolationsschichtmit einem Dielektrikum mit großem ε gebildet ist,aufweist.Oneillustrative method disclosed herein comprises forming afirst layer of a silicon-containing semiconductor alloya silicon-containing crystalline semiconductor region, wherein thesilicon-containing semiconductor alloy is a non-silicon gradehaving a first concentration. The method further comprisesforming an oxide by consuming material of the first layera silicon-containing semiconductor alloy, wherein a secondLayer of a silicon-containing semiconductor alloy on the silicon-containingSemiconductor region is maintained, wherein the second layer is asilicon-containing semiconductor alloy the non-silicon gradehaving a second concentration. The oxide is from theremoved second layer of a silicon-containing semiconductor alloy.After allFor example, the method includes forming a gate electrode structureTransistor overthe second layer of a silicon-containing semiconductor alloy,wherein the gate electrode structure comprises a gate insulation layera dielectric with high ε and ametal-containing gate electrode material deposited on the gate insulation layerformed with a dielectric of high ε,having.

Einweiteres anschauliches hierin offenbartes Verfahren umfasst dasBilden einer ersten Schicht einer Silizium/Germanium-Legierung aufeinem siliziumenthaltenden Halbleitergebiet, wobei die erste Schichteine Germaniumsorte mit einer ersten Konzentration aufweist. DasVerfahren umfasst ferner das Oxidieren eines Teils der ersten Schichteiner Silizium/Germanium-Legierung, um eine zweite Schicht einerSilizium/Germanium-Legierung zu bilden, wobei die zweite Schichteine Germaniumsorte mit einer zweiten Konzentration aufweist, diehöher istals die erste Konzentration. Ferner wird der Bereich selektiv zuder zweiten Schicht Silizium/Germanium-Legierung entfernt und eswird ein Transistorelement in und auf dem siliziumenthaltenden Halbleitergebietauf der Grundlage der zweiten Schicht einer Silizium/Germanium-Legierunggebildet.Oneanother illustrative method disclosed herein comprisesForming a first layer of a silicon / germanium alloya silicon-containing semiconductor region, wherein the first layera germanium variety having a first concentration. TheThe method further comprises oxidizing a portion of the first layera silicon / germanium alloy to form a second layer of aSilicon / germanium alloy to form, the second layera germanium variety having a second concentration, theis higheras the first concentration. Furthermore, the range becomes selectivethe second layer silicon / germanium alloy removed and itbecomes a transistor element in and on the silicon-containing semiconductor regionbased on the second layer of a silicon / germanium alloyeducated.

Einnoch weiteres anschauliches hierin offenbartes Verfahren umfasstdas Bilden einer Aussparung in einem siliziumenthaltenden Halbleitergebietlateral benachbart zu einer Gateelektrodenstruktur eines Transistors.Das Verfahren umfasst ferner das Bilden einer ersten Schicht einersiliziumenthaltenden Halbleiterlegierung in der Aussparung, wobei dieerste Schicht eine nicht-Siliziumsorte mit einer ersten Konzentrationaufweist. Das Verfahren umfasst ferner das Oxidieren eines erstenBereichs der ersten Schicht einer siliziumenthaltenden Halbleiterlegierung,um eine zweite Schicht der siliziumenthaltenden Halbleiterlegierungzu bilden, wobei die zweite Schicht die nicht-Siliziumsorte miteiner zweiten Konzentration aufweist, die höher ist als die erste Konzentration.Ferner umfasst das Verfahren das Bilden von Drain- und Sourcegebietenin dem siliziumenthaltenden Halbleitergebiet.Oneyet another illustrative method disclosed hereinforming a recess in a silicon-containing semiconductor regionlaterally adjacent to a gate electrode structure of a transistor.The method further comprises forming a first layer of asilicon-containing semiconductor alloy in the recess, wherein thefirst layer a non-silicon grade with a first concentrationhaving. The method further comprises oxidizing a first oneArea of the first layer of a silicon-containing semiconductor alloy,around a second layer of the silicon-containing semiconductor alloywith the second layer containing the non-silicon varietyhas a second concentration which is higher than the first concentration.Furthermore, the method includes forming drain and source regionsin the silicon-containing semiconductor region.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

WeitereAusführungsformender vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiertund gehen deutlicher aus der folgenden detaillierten Beschreibunghervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiertwird, in denen:FurtherembodimentsThe present disclosure is defined in the appended claimsand go more clearly from the following detailed descriptionwhen studying with reference to the accompanying drawingsbecomes, in which:

1a bis1c schematischQuerschnittsansichten eines Halbleiterbauelements während einerProzesssequenz zur Herstellung einer siliziumenthaltenden Halbleiterlegierungund zum Modifizieren von deren Materialzusammensetzung in einemBereich zeigen, indem ein Oxidationsprozess ausgeführt wirdund indem ein oxidierter Bereich gemäß anschaulicher Bereich derAusführungsformen entferntwird; 1a to 1c schematically illustrate cross-sectional views of a semiconductor device during a process sequence for making a silicon-containing semiconductor alloy and modifying its material composition in an area by performing an oxidation process and removing an oxidized area according to the illustrative portion of the embodiments;

1d bis1f schematischQuerschnittsansichten eines Halbleiterbauelements gemäß weitereranschaulicher Ausführungsformenzeigen, in denen die Sequenz des Abscheidens der Halbleiterlegierung,des Oxidierens eines Teils davon und des Entfernens des oxidiertenBereichs wiederholt wird; 1d to 1f schematically illustrate cross-sectional views of a semiconductor device according to further illustrative embodiments in which the sequence of depositing the semiconductor alloy, oxidizing a portion thereof, and removing the oxidized area is repeated;

1g schematischeine Querschnittsansicht des Halbleiterbauelements in einem weiterfortgeschrittenen Fertigungsstadium zeigt, in welchem die zuvorgebildete siliziumenthaltende Halbleiterlegierung als ein schwellwerteinstellendesMaterial für eineTransistorart verwendet wird, die eine Gateelektrodenstruktur gemäß noch weitereranschaulicher Ausführungsformenaufweist; und 1g schematically shows a cross-sectional view of the semiconductor device in a further advanced manufacturing stage, in which the previously formed silicon-containing semiconductor alloy is used as a Schwellwerteinstellendes material for a transistor having a gate electrode structure according to yet further illustrative embodiments; and

2a bis2d schematischQuerschnittsansichten eines Halbleiterbauelements während diverserFertigungsphasen zeigen, in denen eine verformungsinduzierende Halbleiterlegierungauf der Grundlage einer Prozesssequenz zum Einstellen der Konzentrationeiner nicht-Siliziumsorte durch Oxidation und selektives Entfernengemäß anschaulicher Ausführungsformengebildet wird, wobei auch eine Schwellwerteinstellung durch diezuvor beschriebene Prozesssequenz erreicht wird. 2a to 2d schematically illustrate cross-sectional views of a semiconductor device during various manufacturing stages in which a strain-inducing semiconductor alloy is formed based on a process sequence for adjusting the concentration of a non-silicon species by oxidation and selective removal according to illustrative embodiments, also achieving threshold adjustment by the process sequence described above.

Detaillierte BeschreibungDetailed description

Obwohldie vorliegende Offenbarung mit Bezug zu den Ausführungsformenbeschrieben ist, wie sie in der folgenden detaillierten Beschreibungsowie in den Zeichnungen beschrieben dargestellt sind, sollte beachtetwerden, dass die folgende detaillierte Beschreibung sowie die Zeichnungennicht beabsichtigen, den hierin offenbarten Gegenstand auf die speziellenanschaulichen offenbarten Ausführungsformeneinzuschränken,sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaftdie diversen Aspekte der vorliegenden Offenbarung dar, deren Schutzbereichdurch die angefügtenPatentansprüchedefiniert ist.Even thoughthe present disclosure with reference to the embodimentsas described in the following detailed descriptionas shown in the drawings should be notedbe that the following detailed description as well as the drawingsnot intended to cover the subject matter disclosed herein to the specific onesillustratively disclosed embodimentsrestrictbut the described illustrative embodiments are exemplary onlythe various aspects of the present disclosure, its scopethrough the attachedclaimsis defined.

ImAllgemeinen stellt die vorliegende Offenbarung Techniken zur Herstellungeiner siliziumenthaltenden Halbleiterlegierung auf der Grundlageeiner erhöhtenFlexibilitätbereit, indem die Möglichkeitenbestehender gut etablierter Rezepte erweitert werden dahingehend,dass die Konzentration einer nicht-Siliziumsorte eingestellt wird,indem ein gut steuerbarer Oxidationsprozess und ein selektives Entfernendes oxidierten Bereichs ausgeführtwerden, wodurch die Materialzusammensetzung des verbleibenden Teilsder zuvor abgeschiedenen Halbleiterlegierung effizient modifiziertwird. In einigen anschaulichen Ausführungsformen wird eine Silizium/Germanium-Legierungim Hinblick auf die Germaniumkonzentration angepasst, ohne dassein wesentlicher Beitrag zur gesamten Defektrate hervorgerufen wird,indem ein Bereich der Silizium/Germanium-Legierung oxidiert wird,beispielsweise durch Einrichten einer geeigneten Oxidationsumgebung, beieiner Trockenoxidation bei erhöhtenTemperaturen bei ungefähr900 Grad C und darüber,während welcherdie Siliziumsorte vorzugsweise mit dem Sauerstoff reagiert, während dieGermaniumsorte aus dem oxidierten Bereich herausgetrieben wird,wodurch die Germaniumkonzentration in der verbleibenden Halbleiterlegierungerhöhtwird. Da der Oxidationsprozess auf der Grundlage gut steuerbarer Prozessbedingungenausgeführtwird, d. h. entsprechende Oxidationsprozesse können unter Anwendung gut etablierterParametereinstellungen ausgeführtwerden, in denen die resultierende Oxidationsrate mit einem hohenGrad an Zuverlässigkeitvorhergesagbar ist, kann die Oxidation des Bereichs der Silizium/Germanium-Legierungmit einem hohen Maß anSteuerbarkeit ausgeführtwerden und auch das selektive Entfernen davon wird auf der Grundlagegut etablierter Messtechniken durchgeführt, beispielsweise unter AnwendungwässrigerFlusssäure(HF) und dergleichen. Folglich kann insgesamt auf der Grundlageeines anfänglichenselektiven epitaktischen Aufwachsprozesses mit einem gewünschten Gradan Prozessgleichmäßigkeiteine weitere Prozessvariabilitätauf einem geringen Niveau gehalten werden im Vergleich zu epitaktischenAufwachstechniken, in denen die Germaniumkonzentration zu erhöhen ist,beispielsweise beim Einstellen eines erforderlichen Bandlückenabstands,beim Bereitstellen einer gewünschtenhohen Versorgungskomponente und dergleichen. Folglich wird eineeffiziente Prozesssequenz bereitgestellt, um Silizium/Germanium-Legierungmit einem hohen Grad an Flexibilität im Hinblick auf die Germaniumkonzentration,die Schichtdicke und dergleichen auf Basis lediglich eines oderweniger gut etablierter Parametereinstellungen für den komplexen selektivenepitaktischen Aufwachsprozess bereitgestellt werden, wodurch insgesamtAusbeuteverluste in Halbleiterfertigungsstätten verringert werden, wennkomplexe Halbleiterbauelemente herzustellen sind. Es sollte beachtetwerden, dass die hierin offenbarten Prinzipien auch auf andere siliziumenthaltendeHalbleitermaterialien angewendet werden können, in denen die Oxidationsrate derdiversen nicht-Siliziumsorten unterscheidet, wodurch eine entsprechendeVerringerung der Zunahme der Konzentration der nicht-Siliziumsortehinter dem verbleibenden Bereich der zuvor hergestellten Halbleiterlegierungergibt.In general, the present disclosure provides techniques for producing a silicon-containing semiconductor alloy based on increased flexibility by expanding the capabilities of existing well-established recipes to adjust the concentration of a non-silicon species by providing a well controllable oxidation process and selective removal of the oxidized region, thereby efficiently modifying the material composition of the remaining part of the previously deposited semiconductor alloy. In some illustrative embodiments, a silicon germanium alloy is adjusted for germanium concentration without significantly contributing to the overall defect rate by oxidizing a region of the silicon germanium alloy, for example, by establishing a suitable oxidation environment Dry oxidation at elevated temperatures at about 900 degrees C and above, during which the silicon species preferentially reacts with the oxygen while the germanium species is expelled from the oxidized region, thereby increasing the germanium concentration in the remaining semiconductor alloy. Since the oxidation process is performed on the basis of well controllable process conditions, ie, corresponding oxidation processes can be carried out using well established parameter settings in which the resulting oxidation rate is predictable with a high degree of reliability, the oxidation of the silicon germanium alloy region can be accomplished a high degree of controllability and also the selective removal thereof is carried out on the basis of well-established measurement techniques, for example using aqueous hydrofluoric acid (HF) and the like. Consequently, overall on the Based on an initial selective epitaxial growth process with a desired degree of process uniformity, further process variability may be kept at a low level compared to epitaxial growth techniques in which the germanium concentration is to be increased, for example, adjusting a required band gap, providing a desired high supply component, and the like , Thus, an efficient process sequence is provided to provide silicon germanium alloy with a high degree of flexibility in terms of germanium concentration, film thickness, and the like, based on only one or less well-established parameter settings for the complex selective epitaxial growth process, thereby resulting in overall yield losses in semiconductor manufacturing facilities, when complex semiconductor devices are to be fabricated. It should be noted that the principles disclosed herein may be applied to other silicon-containing semiconductor materials in which the oxidation rate of the various non-silicon species differs, thereby correspondingly reducing the increase in concentration of the non-silicon species beyond the remaining portion of the previously fabricated semiconductor alloy results.

MitBezug zu den begleitenden Zeichnungen werden nunmehr weitere anschaulicheAusführungsformendetaillierter beschrieben.WithReference to the accompanying drawings will now be further illustrativeembodimentsdescribed in more detail.

1a zeigtschematisch eine Querschnittsansicht eines Halbleiterbauelements100 ineiner frühenFertigungsphase. Wie gezeigt, umfasst das Bauelement100 einSubstrat101, das ein beliebiges geeignetes Trägermaterialrepräsentiert,um darüber einesiliziumenthaltende Halbleiterschicht102 zu bilden. Fernerrepräsentiertin ein einigen anschaulichen Ausführungsformen das Substrat101 inVerbindung mit der Halbleiterschicht102 eine SOI-(Silizium-auf-Isolator-)Konfiguration,wenn eine vergrabene isolierende Schicht (nicht gezeigt) zwischender Halbleiterschicht102 und dem Substrat101 vorgesehenist. In anderen Fällenrepräsentiert,wie dies gezeigt ist, das Bauelement100 eine „Vollsubstratkonfiguration”, in derdie Halbleiterschicht102 einen oberen Bereich eines kristallinenHalbleitermaterials des Substrats101 darstellt. Es solltebeachtet werden, dass eine SOI-Konfiguration eine Vollsubstratkonfigurationgleichzeitig in dem Bauelement100 in unterschiedlichenBauteilbereichen vorgesehen sein können, wenn dies für das gesamteVerhalten und die Leistung des Halbleiterbauelements100 alsgeeignet erachtet wird. In der gezeigten Fertigungsphase ist einegeeignete Isolationsstruktur103, beispielsweise in Formeiner flachen Grabenisolation, in der Halbleiterschicht102 vorgesehen,um aktive Gebiete102a,102b zu definieren, dieals siliziumenthaltende Halbleitergebiete zu verstehen sind, inund überdenen zumindest ein Transistorelement herzustellen ist. Beispielsweiserepräsentiertin der gezeigten Ausführungsformdas aktive Gebiet102a ein geeignet dotiertes siliziumbasiertesHalbleitermaterial, um darin und darüber einen p-Kanaltransistorherzustellen, währenddas aktiver Gebiet102b das aktive Gebiet eines n-Kanaltransistorsbildet. Wie gezeigt ist eine Maskenschicht104 über demaktiven Gebiet102b ausgebildet und besteht aus einem beliebigengeeigneten Material, etwa Siliziumnitrid, Siliziumdioxid und dergleichen,so dass eine Oxidation des Halbleitergebiets102b im Wesentlichenunterdrücktoder einem zumindest deutlich geringere Oxidationsrate während einesOxidationsprozesses besitzt, der in einer späteren Fertigungsphase auszuführen ist.Beispielsweise besitzt die Maskenschicht104 ein Siliziumnitridmaterial,das als ein nicht-oxidierbares Material für eine Vielzahl von Oxidationsatmosphären betrachtenkann. Bei Bedarf weist die Maskenschicht104 eine odermehrere zusätzlichenSchichten auf, etwa eine Schicht104a, die als eine effiziente Ätzstoppschichtbeim Entfernen der Maskenschicht104 dienen kann. Z. B.ist die Ätzstoppschicht104a aus einemSiliziumdioxidmaterial aufgebaut, wenn die Schicht104 inForm eines Siliziumnitridmaterials vorgesehen ist. Ferner ist eineSchicht aus einer Halbleiterlegierung105, etwa eine Silizium/Germanium-Legierung,auf dem aktiven Gebiet102a gebildet und repräsentiertsomit einen Teil des aktiven Gebiets102a beim Bilden einesTransistorelements in einer späterenFertigungsphase. Wie zuvor erläutertist, ist es ggf. in komplexen Prozesstechniken zur Herstellung modernerGateelektrodenstrukturen mit einem dielektrischen Material mit großem ε in Verbindung miteinem metallenthaltenden Elektrodenmaterial erforderlich, den Bandlückenabstandeines Kanalmaterials des Transistors geeignet einzustellen, dasauf der Grundlage einer siliziumenthaltenden Halbleiterlegierungerreicht werden kann, wobei eine gleichmäßige Dicke und eine gewünschte Konzentration einernicht-Siliziumsorte, etwa einer Germaniumsorte, erforderlich sind.Da die entsprechenden Parameter nicht mit Abscheideeigenschaftenverfügbarer undgut steuerbarer selektiver epitaktischer Aufwachstechniken kompatibelsind, wird die Halbleiterlegierung mit einer speziellen Dicke undmit einer Germaniumkonzentration vorgesehen, die mit der verfügbaren Parametereinstellungeiner entsprechenden Abscheidetechnik vertraglich sind. Folglich kanndie Halbleiterlegierung105 mit einem geringeren Grad anGitterdefekten hergestellt werden, während eine entsprechende Anpassungder Konzentration der nicht-Siliziumsorte,die darin enthalten ist, etwa die Germaniumsorte, durch nachfolgendgut steuerbarer Fertigungsprozesse bewerkstelligt wird, um damitdie gesamte Gleichmäßigkeitder schließlicherhaltenen schwellwerteinstellenden Halbleiterlegierung zu verbessern.Beispielsweise besitzt die Halbleiterlegierung105 eineDicke von ungefähr5 Angstrom bis 20 Angstrom und weist eine Germaniumkonzentrationvon ungefähr15 bis 25 Atomprozent Germanium auf, wenn eine Silizium/Germaniumlegierungbetrachtet wird. Beispielsweise beträgt die Germaniumkonzentrationungefähr23 Atomprozent oder weniger. 1a schematically shows a cross-sectional view of a semiconductor device 100 in an early manufacturing phase. As shown, the device comprises 100 a substrate 101 which represents any suitable substrate material over which a silicon-containing semiconductor layer 102 to build. Further, in one illustrative embodiment, the substrate represents the substrate 101 in connection with the semiconductor layer 102 an SOI (silicon on insulator) configuration when a buried insulating layer (not shown) between the semiconductor layer 102 and the substrate 101 is provided. In other cases, as shown, the device represents 100 a "solid substrate configuration" in which the semiconductor layer 102 an upper portion of a crystalline semiconductor material of the substrate 101 represents. It should be noted that an SOI configuration has a bulk configuration simultaneously in the device 100 can be provided in different component areas, if this for the entire behavior and performance of the semiconductor device 100 is considered suitable. In the manufacturing stage shown is a suitable isolation structure 103 , for example in the form of a shallow trench isolation, in the semiconductor layer 102 provided to active areas 102 . 102b to be defined, which are to be understood as silicon-containing semiconductor regions, in and over which at least one transistor element is to be produced. For example, in the illustrated embodiment, the active area represents 102 a suitably doped silicon-based semiconductor material for making a p-channel transistor therein and above while the active region 102b forms the active region of an n-channel transistor. As shown, a mask layer 104 over the active area 102b is formed and made of any suitable material, such as silicon nitride, silicon dioxide and the like, so that an oxidation of the semiconductor region 102b has substantially suppressed or at least significantly lower oxidation rate during an oxidation process to be carried out in a later manufacturing phase. For example, the mask layer has 104 a silicon nitride material that can be considered as a non-oxidizable material for a variety of oxidation atmospheres. If necessary, the mask layer 104 one or more additional layers, such as a layer 104a , which serves as an efficient etch stop layer in removing the mask layer 104 can serve. For example, the etch stop layer 104a made of a silicon dioxide material when the layer 104 is provided in the form of a silicon nitride material. Further, a layer of a semiconductor alloy 105 , such as a silicon / germanium alloy, in the active area 102 formed and thus represents part of the active area 102 when forming a transistor element in a later manufacturing stage. As previously explained, in complex process techniques for fabricating advanced gate electrode structures with a high-k dielectric material in conjunction with a metal-containing electrode material, it may be necessary to properly adjust the bandgap of a channel material of the transistor that may be achieved based on a silicon-containing semiconductor alloy wherein a uniform thickness and a desired concentration of a non-silicon variety, such as a germanium species, are required. Since the corresponding parameters are not compatible with the deposition properties of available and well controllable selective epitaxial growth techniques, the semiconductor alloy is provided with a specific thickness and germanium concentration that are consistent with the available parameter setting of a corresponding deposition technique. Consequently, the semiconductor alloy 105 with a lower level of lattice defects, while a corresponding adjustment of the concentration of non-silicon species contained therein, such as the germanium species, is accomplished by subsequently well controllable manufacturing processes to thereby improve the overall uniformity of the finally obtained threshold adjusting semiconductor alloy. For example, the semiconductor alloy has 105 a thickness of about 5 Angstrom to 20 angstroms and has a germanium concentration of about 15 to 25 atomic percent germanium, if a silicon / germanium alloy is considered. For example, the germanium concentration is about 23 atomic percent or less.

Dasin1a gezeigte Halbleiterbauelement kann auf derGrundlage der folgenden Prozesse hergestellt werden. Nach der Herstellungder Isolationsstruktur103, was durch aufwendige Lithographie-, Ätz-, Abscheide-,Oxidation- und Einebnungsprozesse gelingt, wird die grundlegendeDotierung in den aktiven Gebieten102a,102b erzeugt,beispielsweise durch Ionenimplantation unter Anwendung geeigneterMaskierungsschemata auf der Grundlage gut etablierter Strategien.Bei Bedarf wird ein Ausheizprozess ausgeführt, um die Dotierstoffe zuaktivieren und implantationsabhängigeSchädenzu rekristallisieren. Daraufhin wird die Maskenschicht104 möglicherweisein Verbindung mit der Schicht104a hergestellt, beispielsweisedurch Oxidation und/oder Abscheidung der Schicht104a unddurch Abscheidung der Schicht104. Nach der Herstellungder Schicht104a, etwa in Form eines Siliziumdioxidmaterials,kann etwa ein geeignetes Siliziumnitridmaterial abgeschieden werdenund nachfolgend auf der Grundlage gut etablierter Lithographietechniken strukturiertwerden, wobei die Schicht104a als eine Ätzstoppmaterialdienen kann, um etwa die Integrität des aktiven Gebiets102a zubewahren. Daraufhin wird der freigelegte Bereich der Schicht104a aufder Grundlage gut steuerbarer Ätzrezepteabgetragen, etwa durch Flusssäureund dergleichen, wenn ein Siliziumoxidmaterial betrachtet wird.Als nächsteswird die Oberflächedes aktiven Gebiets102a für das Abscheiden der Schicht105 vorbereitet,was bewerkstelligt werden kann, indem ein oder mehrere Reinigungsprozesseausgeführtwerden, um Siliziumoxid zusammen mit anderen Kontaminationsstoffenund dergleichen abzutragen, die auf den freiliegenden Oberflächenbereichund der vorhergehenden Fertigungsprozesse erzeugt wurden. Als nächstes wird dasHalbleiterbauelement100 der Einwirkung einer Umgebungeines selektiven epitaktischen Aufwachsprozesses106 ausgesetzt,um das Material105 mit einem hohen Grad an Gleichmäßigkeitauf der Grundlage gut etablierter Parametereinstellungen vorzusehen.Durch Auswahl einer geeigneten Substrattemperatur im Bereich vonungefähr500 Grad C bis 800 Grad C und durch Zuführen geeigneter Vorstufenmaterialien,die aus CVD-basierten Abscheidtechniken gut bekannt sind, kann dieSchicht105 mit einer speziellen Konzentration der nicht-Siliziumsorte,etwa mit dem Germanium abgeschieden werden, während eine merkliche Abscheidungan Material auf der Maskenschicht104 unterdrückt wird.Wie zuvor erläutertist, wird typischerweise eine verbesserte Prozessgleichmäßigkeiterreicht, indem die Konzentration der nicht-Siliziumsorte bei ungefähr 25% oder wenigergehalten wird, wenn eine Silizium/Germanium-Legierung betrachtetwird. Fürandere siliziumenthaltende Halbleiterlegierungen, etwa Silizium/Zinn,Silizium/Germanium/Zinn, Silizium/Kohlenstoff, werden andere geeigneteund gut erprobte Halbleitereinstellungen ausgewählt, um ein sehr gleichmäßiges Prozessergebniszu erreichen.This in 1a The semiconductor device shown can be manufactured based on the following processes. After the preparation of the insulation structure 103 What succeeds through elaborate lithography, etching, deposition, oxidation and planarization processes, is the basic doping in the active areas 102 . 102b generated, for example, by ion implantation using appropriate masking schemes based on well-established strategies. If necessary, a bake process is performed to activate the dopants and recrystallize implant-dependent damage. Then the mask layer becomes 104 possibly in connection with the layer 104a prepared, for example by oxidation and / or deposition of the layer 104a and by deposition of the layer 104 , After the production of the layer 104a For example, in the form of a silicon dioxide material, for example, a suitable silicon nitride material may be deposited and subsequently patterned on the basis of well-established lithographic techniques, wherein the layer 104a may serve as an etch stop material to approximately the integrity of the active area 102 to preserve. Then the exposed area of the layer becomes 104a based on well controllable etching recipes, such as hydrofluoric acid and the like, when viewing a silica material. Next, the surface of the active area 102 for the deposition of the layer 105 What can be accomplished is by performing one or more cleaning processes to remove silica along with other contaminants and the like generated on the exposed surface area and previous manufacturing processes. Next, the semiconductor device 100 the action of an environment of a selective epitaxial growth process 106 exposed to the material 105 with a high degree of uniformity based on well-established parameter settings. By selecting an appropriate substrate temperature in the range of about 500 degrees C to 800 degrees C and by supplying suitable precursor materials well known in CVD-based deposition techniques, the layer may 105 deposited with a specific concentration of the non-silicon species, such as germanium, while significantly depositing material on the mask layer 104 is suppressed. As previously explained, improved process uniformity is typically achieved by maintaining the concentration of non-silicon species at about 25% or less when considering a silicon / germanium alloy. For other silicon-containing semiconductor alloys, such as silicon / tin, silicon / germanium / tin, silicon / carbon, other suitable and well-tested semiconductor settings are selected to achieve a very consistent process result.

1b zeigtschematisch das Halbleiterbauelement100 in einer weiterfortgeschrittenen Fertigungsphase, wenn es der Einwirkung eineroxidierenden Umgebung107 ausgesetzt ist. In einigen anschaulichenAusführungsformenwird die oxidierende Umgebung107 in einer geeigneten Prozessanlage, etwaeinem Ofen, bei Temperaturen von ungefähr 900 Grad C und mehr eingerichtet,um damit einen Trockenoxidationsprozess auszuführen, während welchem Sauerstoff indie Schicht105 diffundiert und vorzugsweise mit der Siliziumsortereagiert, wodurch zunehmend die Siliziumsorte verbraucht und einoxidierter Bereich105 gebildet wird, während die nicht-Siliziumsorte,etwa die Germaniumsorte, aus den oxidierten Bereich105a herausgetriebenwird und somit in eine verbleibende Schicht105d diffundiert,wodurch darin die Konzentration der nicht-Siliziumsorte erhöht wird.Es sollte beachtet werden, dass die Oxidationsrate während desProzesses107 gut steuerbar ist und auch ein hohes Maß an Gleichmäßigkeit über dasgesamte Substrat101 hinweg besitzt, die typischerweisebesser ist als die Gleichmäßigkeit,die durch den epitaktischen Aufwachsprozess106 aus1a erreichtwird. Folglich trägtder Oxidationsprozess107 nicht zu einer ausgeprägteren Prozessungleichmäßigkeitwährendder Herstellung einer geeigneten Halbleiterlegierung bei. Auf der Grundlageder anfänglichenDicke und der Parameter des Oxidationsprozesses107 kannsomit der oxidierte Bereich105a und damit auch die verbleibende Halbleiterlegierung105b mitgut steuerbaren Dickenwerten bereitgestellt werden, wobei auch dieAnreicherung mit der nicht-Siliziumsorte in einer gut steuerbarenWeise erreicht wird. Auf Grund der Anwesenheit der Maske104 wirdeine merkliche Oxidation des aktiven Gebiets102b zuverlässig vermieden. 1b schematically shows the semiconductor device 100 in a more advanced manufacturing stage, when exposed to an oxidizing environment 107 is exposed. In some illustrative embodiments, the oxidizing environment becomes 107 in a suitable process plant, such as an oven, at temperatures of about 900 degrees C and more adapted to carry out a dry oxidation process, during which oxygen in the layer 105 diffuses and preferably reacts with the silicon species, thereby increasingly consuming the silicon species and an oxidized region 105 while the non-silicon variety, such as the germanium species, is removed from the oxidized region 105a is driven out and thus in a remaining layer 105d diffuses, thereby increasing the concentration of the non-silicon species. It should be noted that the oxidation rate during the process 107 is well controllable and also a high degree of uniformity over the entire substrate 101 which is typically better than the uniformity produced by the epitaxial growth process 106 out 1a is reached. Consequently, the oxidation process contributes 107 does not contribute to greater process nonuniformity during the manufacture of a suitable semiconductor alloy. Based on the initial thickness and parameters of the oxidation process 107 can thus be the oxidized area 105a and thus also the remaining semiconductor alloy 105b be provided with well controllable thickness values, whereby the enrichment with the non-silicon type is achieved in a well controllable manner. Due to the presence of the mask 104 becomes a noticeable oxidation of the active area 102b reliably avoided.

1c zeigtschematisch das Halbleiterbauelement100, wenn es der Einwirkungeiner Ätzumgebung108 ausgesetztist, die auf der Grundlage gut etablierter selektiver Ätzrezepte,etwa auf Basis von Flusssäure,eingerichtet wird, um den Bereich105a mit einem hohenGrade an Selektivitätin Bezug auf die verbleibende Schicht der Halbleiterlegierung105b zuentfernen, die die erhöhteKonzentration der nicht-Siliziumsorte aufweist. Nach dem Entfernen desoxidierten Bereichs105a besitzt somit die Schicht105d eineerhöhteGermaniumkonzentration, wie sie zum Einstellen der Schwellwertspannungeines Transistors erforderlich sein kann, der noch in und über demaktiven Gebiet102a zu bilden ist. Wenn die Dicke der Schicht105b und/oderdie Konzentration der Germaniumsorte eine weitere Anpassung im Hinblickauf die gewünschtenTransistoreigenschaften erforderlich macht, können weitere Oxidations- undAbtragungsprozesse ausgeführtwerden, möglicherweisein Verbindung mit einem vorhergehenden zusätzlichen epitaktischen Aufwachsprozess,wie dies nachfolgend detaillierter beschrieben ist. Wenn die Eigenschaftender Schicht105b fürdie schwellwerteinstellende Wirkung geeignet sind, kann in anderenFällendie weitere Bearbeitung fortgesetzt werden, indem eine Gateelektrodenstrukturmit dielektrischen Materialien mit großem ε und mit metallenthaltendenElektrodenmaterialien gebildet wird, wie dies nachfolgend detailliertererläutertist. 1c schematically shows the semiconductor device 100 when exposed to an etching environment 108 which is established on the basis of well-established selective etching recipes, such as based on hydrofluoric acid, around the range 105a with a high degree of selectivity with respect to the remaining layer of the semiconductor alloy 105b which has the increased concentration of the non-silicon type. After removing the oxidized area 105a thus owns the layer 105d an increased germanium concentration, which may be required to adjust the threshold voltage of a transistor still in and over the active region 102 is to be formed. If the thickness of the layer 105b and / or the Kon For example, if concentration of the germanium species requires further adaptation to the desired transistor properties, further oxidation and ablation processes may be performed, possibly in conjunction with a previous additional epitaxial growth process, as described in more detail below. If the properties of the layer 105b In other cases, the further processing may be continued by forming a gate electrode structure with high-k dielectric materials and with metal-containing electrode materials, as explained in more detail below.

Wennin anderen FällenzusätzlicheProzessschritte erforderlich sind, etwa ein weiterer epitaktischerAufwachsprozess, kann die Ätzsequenz108 auchReinigungsprozesse zum Vorbereiten der Oberfläche der Schicht105b für einenweiteren epitaktischen Aufwachsprozess enthalten. Es sollte beachtetwerden, dass währenddes Ätzprozesses108 auchMaterial der Isolationsstruktur103 abgetragen werden kann,d. h. eines freiliegenden Bereichs davon, wie dies durch die gestrichelteLinie103 angezeigt ist. Ein entsprechender Materialabtragbeeinflusst die weitere Bearbeitung des Bauelements100 nichtwesentlich.In other cases, if additional process steps are required, such as another epitaxial growth process, the etch sequence 108 also cleaning processes for preparing the surface of the layer 105b for a further epitaxial growth process. It should be noted that during the etching process 108 also material of the insulation structure 103 can be removed, ie an exposed portion thereof, as indicated by the dashed line 103 is displayed. A corresponding removal of material influences the further processing of the component 100 not essential.

1d zeigtschematisch das Halbleiterbauelement100, wenn es einemweiteren selektiven selektiven epitaktischen Aufwachsprozess109 unterzogenwird, der auf der Grundlage der gleichen Parametereinstellung derProzess106 der1a ausgeführt. Inanderen Fällenkann eine andere Parametereinstellung angewendet werden, wenn eingewünschterGrad an Gleichmäßigkeitfür denAbscheideprozess109 erreicht wird. Folglich wird eineweiterer siliziumenthaltende Halbleiterlegierung110 auf dervorhergehenden Schicht105b. erzeugt, wobei die Eigenschaftender Schicht110 ebenfalls durch eine Oxidation und eine Ätzsequenzbei Bedarf eingestellt werden können.In anderen Fällenwird, wenn eine graduelle Konzentration erforderlich ist, die weitereBearbeitung auf der Grundlage der Schichten105b,110 durchHerstellen einer geeigneten Gateelektrodenstruktur ausgeführt. 1d schematically shows the semiconductor device 100 if there is another selective selective epitaxial growth process 109 undergoing the process based on the same parameter setting 106 of the 1a executed. In other cases, a different parameter setting may be applied if a desired degree of uniformity for the deposition process 109 is reached. As a result, another silicon-containing semiconductor alloy becomes 110 on the previous layer 105b , generated, the properties of the layer 110 can also be adjusted by an oxidation and an etching sequence if necessary. In other cases, if a gradual concentration is required, further processing is based on the layers 105b . 110 by making a suitable gate electrode structure.

1e zeigtschematisch das Halbleiterbauelement100, wen es der Einwirkungeiner weiteren oxidierenden Umgebung111 ausgesetzt, dieauf der Grundlage ähnlicherParametereinstellungen eingerichtet werden kann, wie dies zuvormit Bezug zu1b beschrieben ist, während inanderen Fällen anderegeeignete Parameter ausgewähltwerden, wobei dies von den Eigenschaften der Schicht110 abhängt. Während desProzesses111 wird somit ein oxidierter Bereich110a hergestellt,wodurch ebenfalls Materialzusammensetzungen eines verbleibendenBereichs110b modifiziert werden, wie dies auch in ähnlicherWeise zuvor erläutertist. 1e schematically shows the semiconductor device 100 who it is the action of another oxidizing environment 111 which can be set up based on similar parameter settings as previously described with reference to 1b while other suitable parameters are selected, other than the properties of the layer 110 depends. During the process 111 thus becomes an oxidized area 110a which also provides material compositions of a remaining area 110b be modified as also previously explained in a similar manner.

Essollte beachtet werden, dass in einigen anschaulichen Ausführungsformeneiner oder beide Oxidationsprozesse107 (siehe1b)und111 als „lokalselektive” Ausheizprozesseausgeführtwerden können,um damit eine individuelle Anpassung der Eigenschaften der Schichten105a und/oder110b zu erreichen.Beispielsweise könnenlasergestützte oderblitzlichtgestützteAusheiztechniken eingesetzt werden, in denen geeignete Abtastmusteroder Maskierungsschemata verwendet werden, um in lokaler Weise denoxidierten Bereich110a zu bilden oder in lokaler Weisedie Oxidationsrate anzupassen, um damit unterschiedliche Arten vonSchichten105b und/oder110b zu erhalten.It should be noted that in some illustrative embodiments, one or both oxidation processes 107 (please refer 1b ) and 111 can be carried out as "locally selective" bake-out processes in order to allow an individual adaptation of the properties of the layers 105a and or 110b to reach. For example, laser-assisted or flash-based bake techniques may be employed in which suitable scanning patterns or masking schemes are used to localize the oxidized area 110a to form or locally adjust the rate of oxidation, to allow different types of layers 105b and or 110b to obtain.

1f zeigtschematisch das Halbleiterbauelement100 während einesweiteren Ätzprozesses112,um den oxidierten Bereich110a (siehe1b) abzutragen.Beispielsweise werden ähnliche Ätzrezepteeingesetzt, wie dies zuvor beschrieben ist. Die verbleibenden Halbleiterschichten110b,105b bilden somiteine Schicht eines Halbleitermaterials113 mit einer spezifiziertenDicke113b und einer speziellen Materialzusammensetzung,wie sie durch die vorhergehenden Sequenzen des Abscheidens, Oxidierens und Ätzens eingestelltwurde. Beispielsweise besitzt die Schicht113 in Form einerSilizium/Germanium-Schicht eine Dicke von ungefähr 5 bis 15 Angstrom mit einerGermaniumkonzentration von mehr als 25 Atomprozent, wobei in anderenFällenandere geeignete Werte fürdie Dicke113t in die Germaniumkonzentration eingestelltwerden. Es sollte ferner beachtet werden, dass auf Grund des zusätzlichen Ätzprozesses112 eineweitere Absenkung der Isolationsstruktur103 folgen kann,wie dies durch103b angegeben ist. 1f schematically shows the semiconductor device 100 during another etching process 112 to the oxidized area 110a (please refer 1b ). For example, similar etching recipes are used as described above. The remaining semiconductor layers 110b . 105b thus form a layer of a semiconductor material 113 with a specified thickness 113b and a specific material composition as adjusted by the preceding sequences of deposition, oxidation and etching. For example, the layer has 113 in the form of a silicon germanium layer, a thickness of about 5 to 15 Angstroms with a germanium concentration of more than 25 atomic percent, in other cases other suitable values for the thickness 113T be adjusted in the germanium concentration. It should also be noted that due to the additional etching process 112 a further reduction of the insulation structure 103 can follow, like this through 103b is specified.

1g zeigtschematisch das Halbleiterbauelement100 in einer weiterfortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein erster Transistor150a,etwa ein p-Kanaltransistor, in und über dem aktiven Gebiet102a gebildetund ein zweiter Transistor150b, etwa ein n-Kanaltransistor,ist in und überdem aktiven Gebiet102b hergestellt. Die Transistoren150a,150b umfasseneine Gateelektrodenstruktur151 mit einem komplexen Stapelaus Schichten, etwa Schichten151a,151b und151c,die eine Gateisolationsschicht mit großem ε, beispielsweise in Form der Schichten151a,151b,repräsentieren,wobei mindestens eine dieser Schichten das Material mit einer dielektrischenKonstante von 10,0 oder höheraufweist. Z. B. wird die Schicht151a in Form eines „konventionellen” dielektrischenMaterials bereitgestellt, etwa ein siliziumenthaltendes Oxidmaterialund dergleichen, und bietet damit verbesserte Grenzflächeneigenschaften,wie dies zuvor beschrieben ist. Beispielsweise wird eine Dicke von5 bis 10 Angstrom für dieSchicht151a verwendet. Die Schicht151b repräsentiertein beliebiges geeignetes Material mit großem ε, etwa Hafniumoxid und dergleichen,mit einer geeigneten Dicke, beispielsweise von ungefähr 10 bis30 Angstrom, woran sich die Schicht151s anschließt, dieein metallenthaltendes Elektrodenmaterial repräsen tiert, etwa Titannitrid,Aluminiumoxid und dergleichen. Ferner ist ein weiteres Elektrodenmaterial151d,etwa in Form von Polysilizium, Germanium, einer Silizium/Germanium-Mischung und dergleichen,auf dem metallenthaltenden Elektrodenmaterial151c hergestellt.Ein ähnlicherAufbau ist in der Gateelektrodenstruktur des Transistors150b vorgesehen.Ferner umfassen die Transistoren150a,150b einKanalgebiet152, das lateral von entsprechenden Drain-und Sourcegebieten153 umschlossen ist. Wie gezeigt, umfasstdas Kanalgebiet152 die siliziumenthaltende Halbleiterlegierung113 mitEigenschaften, wie sie währendder vorhergehenden Prozesssequenz eingestellt wurden. Ferner isteine Abstandshalterstruktur154 an Seitenwänden derGateelektrodenstruktur151 gebildet. 1g schematically shows the semiconductor device 100 in a more advanced manufacturing phase. As shown, a first transistor 150a , such as a p-channel transistor, in and over the active region 102 formed and a second transistor 150b , such as an n-channel transistor, is in and over the active area 102b produced. The transistors 150a . 150b comprise a gate electrode structure 151 with a complex stack of layers, like layers 151a . 151b and 151c comprising a gate insulation layer of high ε, for example in the form of the layers 151a . 151b , wherein at least one of these layers comprises the material having a dielectric constant of 10.0 or higher. For example, the layer becomes 151a in the form of a "conventional" dielectric material, such as a silicon-containing oxide material and the like, thereby providing improved interfacial properties, as previously described. For example, a thickness of 5 to 10 Angstroms for the layer 151a used. The layer 151b repre Any suitable high-k material, such as hafnium oxide and the like, will be present in a suitable thickness, e.g., about 10 to 30 angstroms, to which the layer will adhere 151s which represents a metal-containing electrode material, such as titanium nitride, alumina, and the like. Further, another electrode material 151d in the form of polysilicon, germanium, a silicon / germanium mixture and the like, on the metal-containing electrode material 151c produced. A similar structure is in the gate electrode structure of the transistor 150b intended. Further, the transistors include 150a . 150b a canal area 152 that is lateral to corresponding drain and source regions 153 is enclosed. As shown, the channel area includes 152 the silicon-containing semiconductor alloy 113 with properties as set during the previous process sequence. Further, a spacer structure 154 on sidewalls of the gate electrode structure 151 educated.

DieTransistoren150a,150b können auf der Grundlage derfolgenden Prozesstechniken hergestellt werden. Nach dem Bereitstellender Schicht113 in dem aktiven Gebiet102a undnach dem Entfernen der Maskenschicht104 (siehe1f)werden die Materialschichten151a,151b,151c und151d gemäß gut etablierterProzesstechniken hergestellt, woran sich die aufwendige Strukturierungssequenz anschließt, um dieGateelektrodenstrukturen151 zu schaffen. Daraufhin werdengeeignete Implantationsprozesse ausgeführt, möglicherweise in Verbindung mitder Abstandshalterstruktur154, um damit ein gewünschtesDotierstoffprofil fürdie Drain- und Sourcegebiete153 zu erzeugen. Danach werdenAusheizzyklen ausgeführt,um die Dotierstoffsorte zu aktivieren und durch Implantation hervorgerufeneSchäden zurekristallisieren. Daraufhin wird die weitere Bearbeitung fortgesetzt,indem beispielsweise Metallsilizidgebiete in den Drain- und Sourcegebieten153 hergestelltwerden und indem ein geeignetes dielektrisches Zwischenschichtmaterialvorgesehen wird, um darin Kontaktelemente zu bilden, wobei bei Bedarfzusätzlicheverformungsinduzierende Mechanismen, etwa in Form eines verspanntendielektrischen Materials, bereitgestellt werden.The transistors 150a . 150b can be made on the basis of the following process techniques. After providing the layer 113 in the active area 102 and after removing the mask layer 104 (please refer 1f ) become the material layers 151a . 151b . 151c and 151d in accordance with well-established process techniques, followed by the elaborate patterning sequence to the gate electrode structures 151 to accomplish. Thereafter, appropriate implantation processes are performed, possibly in conjunction with the spacer structure 154 to provide a desired dopant profile for the drain and source regions 153 to create. Thereafter, bake cycles are performed to activate the dopant species and recrystallize implant-induced damage. Thereafter, further processing is continued by, for example, metal silicide regions in the drain and source regions 153 and by providing a suitable interlayer dielectric material to form contact elements therein, if necessary, providing additional strain inducing mechanisms, such as in the form of a strained dielectric material.

MitBezug zu den2a bis2d werden nunmehrweitere anschauliche Ausführungsformen beschrieben,in denen zusätzlichoder alternativ zum Bereitstellen einer schwellwerteinstellendenHalbleiterlegierung eine verformungsinduzierende Halbleiterlegierungbenachbart zu einer Gateelektrodenstruktur hergestellt wird.Related to the 2a to 2d There will now be described further illustrative embodiments in which, in addition to or alternatively to providing a threshold value adjusting semiconductor alloy, a strain inducing semiconductor alloy adjacent to a gate electrode structure is fabricated.

2a zeigtschematisch ein Halbleiterbauelement200 mit einem Substrat201 undeiner Halbleiterschicht202. Im Hinblick auf diese Komponenten geltendie gleichen Kriterien, wie sie zuvor mit Bezug zu dem Bauelement100 erläutert sind.Des weiteren ist in der gezeig ten Fertigungsphase eine Gateelektrodenstruktur251 aufeinem Teil der Halbleiterschicht202 gebildet und ist voneinem Maskenmaterial204 eingehüllt, das beispielsweise inForm von Siliziumnitrid, Siliziumdioxid und dergleichen vorgesehenist. Die Gateelektrodenstruktur251 besitzt einen beliebigengeeigneten Aufbau, etwa eine Gateisolationsschicht251a inVerbindung mit einem Elektrodenmaterial251d. In einigenanschaulichen Ausführungsformenrepräsentiertdie Gateisolationsschicht151a in Verbindung mit dem Elektrodenmaterial251d eine „konventionelle” Gateelektrodenstruktur,d. h., es werden dielektrische Materialien, d. h. Siliziumdioxid,Siliziumnitrid, Siliziumoxinitrid und dergleichen, für die Schicht251a inVerbindung mit Silizium, Silizium/Germanium, Germanium und dergleichenfür das Elektrodenmaterial251d verwendet.In anderen anschaulichen Ausführungsformenrepräsentiertdie Gateelektrodenstruktur251 eine komplexe Gateelektrodenstruktur,in der die Gateisolationsschicht251a ein dielektrischesMaterial mit großem ε aufweist,wie dies auch zuvor erläutertist. Des weiteren kann das Elektrodenmaterial251d einmetallenthaltendes Material enthalten, das auf der Gateisolationsschicht251 gebildetist, wie dies auch zuvor beschrieben ist. Ferner repräsentiertein Kanalgebiert252 ein Siliziummaterial, während inanderen Fällenzusätzlich eineschwellwerteinstellende Halbleiterlegierung213 vorgesehenist und geeignet eingestellte Eigenschaften im Hinblick auf einengewünschtenBandlückenabstandbesitzt, wie dies auch zuvor erläutertist. Des weiteren sind Aussparungen202c in der Halbleiterschicht202 lateralbeabstandet zu der Gateelektrodenstruktur251 gebildet.Eine erste Schicht einer verformungsinduzierende Halbleiterlegierung220, etwaeiner Silizium/Germanium-Legierung, ist in den Aussparungen202c gebildet.Die Halbleiterlegierung220 besitzt eine Konzentrationeiner nicht-Siliziumsorte, die auf der Grundlage geeigneter Prozessschritteeingestellt ist, ohne dass in diesen zu erhöhten Kristalldefekten und dergleichenbeigetragen wird. 2a schematically shows a semiconductor device 200 with a substrate 201 and a semiconductor layer 202 , With regard to these components, the same criteria apply as they did before with respect to the component 100 are explained. Furthermore, in the gezeig th manufacturing phase, a gate electrode structure 251 on a part of the semiconductor layer 202 formed and is from a mask material 204 wrapped, which is provided for example in the form of silicon nitride, silicon dioxide and the like. The gate electrode structure 251 has any suitable structure, such as a gate insulation layer 251a in conjunction with an electrode material 251d , In some illustrative embodiments, the gate insulation layer represents 151a in conjunction with the electrode material 251d a "conventional" gate electrode structure, ie, dielectric materials, ie, silicon dioxide, silicon nitride, silicon oxynitride and the like, for the layer 251a in conjunction with silicon, silicon / germanium, germanium and the like for the electrode material 251d used. In other illustrative embodiments, the gate electrode structure represents 251 a complex gate electrode structure in which the gate insulation layer 251a has a high-k dielectric material, as previously explained. Furthermore, the electrode material 251d a metal-containing material contained on the gate insulating layer 251 is formed, as previously described. Further, a channel is represented 252 a silicon material, while in other cases additionally a threshold value adjusting semiconductor alloy 213 is provided and has suitably set properties with respect to a desired bandgap, as also previously explained. Furthermore, there are recesses 202c in the semiconductor layer 202 laterally spaced from the gate electrode structure 251 educated. A first layer of strain inducing semiconductor alloy 220 , such as a silicon / germanium alloy, is in the recesses 202c educated. The semiconductor alloy 220 has a concentration of a non-silicon type which is adjusted on the basis of appropriate process steps without contributing thereto to increased crystal defects and the like.

Dasin2a gezeigte Halbleiterbauelement200 kannauf der Grundlage der folgenden Prozesse hergestellt werden. Nachdem Definieren geeigneter aktiver Gebiete auf der Grundlage einerIsolationsstruktur, wie dies auch zuvor mit Bezug zu dem Bauelement100 erläutert ist,wird bei Bedarf die schwellwerteinstellende Halbleiterlegierung213 darinhergestellt, wobei in einigen anschaulichen Ausführungsformen zumindest einZyklus mit Abscheidung, Oxidation und Ätzung angewendet wird, um die Gesamteigenschaftendes Materials213 einzustellen, wie dies auch zuvor mitBezug zu dem Halbleiterbauelement100 beschrieben ist.In anderen Fällen wirddas Material213 nicht vorgesehen und die weitere Bearbeitungwird vorgesehen, indem die Gateelektrodenstruktur251 hergestelltwird, die geeignet eingekapselt wird, indem eine Deckschicht251e in Verbindungmit den Abstandshaltern204 vorgesehen wird. Daraufhinwird ein Ätzprozessausgeführt,um die Aussparungen202c zu erhalten und nach dem Vorbereitendes freiliegenden Oberflächenbereichs wirdein selektiver epitaktischer Aufwachsprozess206 ausgeführt, umdie Schicht220 mit speziellen Eigenschaften im Hinblickauf die Dicke, die Materialzusammensetzung und dergleichen bereitzustellen,wie dies auch zuvor erläutertist. Somit wird eine geeignete Parametereinstellung für den Prozess206 soausgewählt,dass die Schicht220 mit einem hohen Grad an Gleichmäßigkeitund mit einer geringen Defektrate erhalten wird, während andereParameter, etwa die Gesamtgermaniumkonzentration, wenn eine Silizium/Germanium-Legierungbetrachtet wird, in einer späterenFertigungsphase eingestellt werden.This in 2a shown semiconductor device 200 can be made on the basis of the following processes. After defining appropriate active regions based on an isolation structure, as before with respect to the device 100 is explained, if necessary, the Schwellwerteinstellende semiconductor alloy 213 in which, in some illustrative embodiments, at least one deposition, oxidation, and etching cycle is applied to the overall properties of the material 213 as previously with respect to the semiconductor device 100 is described. In other cases, the material becomes 213 not provided and the further processing is provided by the gate electrode structure 251 is made, the suitable is encapsulated by applying a topcoat 251e in conjunction with the spacers 204 is provided. Then, an etching process is performed to the recesses 202c and after preparing the exposed surface area becomes a selective epitaxial growth process 206 executed to the layer 220 with special properties in view of the thickness, the material composition and the like, as also explained above. Thus, a suitable parameter setting for the process 206 so selected that the layer 220 with a high degree of uniformity and with a low defect rate, while other parameters, such as the total germanium concentration, when considering a silicon / germanium alloy, are adjusted in a later manufacturing stage.

2b zeigtschematisch das Halbleiterbauelement, wenn es der Einwirkung eineroxidierenden Umgebung207 unterliegt, in welcher ein Teil220a derSchicht220 oxidiert wird, während ein Teil220b beibehaltenwird, der somit modifizierte Eigenschaften, etwa im Hinblick aufdie Konzentration einer nicht-Siliziumsorte besitzt. 2 B schematically shows the semiconductor device, when exposed to an oxidizing environment 207 subject in which a part 220a the layer 220 is oxidized while a part 220b is thus retained, which thus has modified properties, such as with respect to the concentration of a non-silicon species.

2c zeigtschematisch das Halbleiterbauelement200 während eines Ätzprozesses208 zum selektivenEntfernen des Bereichs220a, während die Halbleiterlegierung220b imWesentlichen beibehalten wird. Beispielsweise werden ähnliche Ätzrezepte eingesetzt,wie sie zuvor mit Bezug zu dem Bauelement100 beschriebensind. 2c schematically shows the semiconductor device 200 during an etching process 208 to selectively remove the area 220a while the semiconductor alloy 220b is essentially maintained. For example, similar etching recipes are used, as previously with respect to the device 100 are described.

2d zeigtschematisch das Halbleiterbauelement200 in einer weiterfortgeschrittenen Fertigungsphase. Wie gezeigt, sind eine oder mehrerezusätzlicheSchichten der verformungsinduzierenden Halbleiterlegierung, dieals221b,222b,223 bezeichnet sind,in den Aussparungen202c gebildet. Es sollte beachtet werden,dass die Schichten221b,222b,223b ähnlicheEigenschaften im Hinblick auf die Materialzusammensetzung wie dieSchicht220b besitzen können,währendin anderen Fällenunterschiedliche Eigenschaften eingestellt werden, beispielsweiseindem eine Prozesssequenz, wie sie zuvor beschrieben ist, lediglichauf einige der Schichten221b,222b,223b angewendetwird, oder indem unterschiedliche Prozessparameter beispielsweisewährenddes Oxidationsprozesses und dergleichen eingestellt werden. Somitwird ein hohes Maß anFlexibilitätbei der Einstellung der gesamten Materialeigenschaften innerhalbder Aussparungen202c auf der Grundlage einer verformungsinduzierenden Halbleiterlegierungerreicht, wobei dennoch ein hoher Grad an Prozessgleichmäßigkeitsichergestellt ist, indem ein grundlegender Abscheideprozess mit einemguten Prozessverhalten angewendet wird. D. h., jede der einzelnenHalbleiteschichten kann auf der Grundlage einer gewünschtenParametereinstellung des selektiven epitaktischen Aufwachsprozesseshergestellt werden, und bei Bedarf kann die Materialzusammensetzungeiner oder mehrerer Schichten in geeigneter Weise eingestellt werden,indem ein Oxidations- und Ätzzyklusangewendet wird, wie dies zuvor beschrieben ist. In diesem Fallekann ein höhererGrad an Germaniumkonzentration zumindest in einigen Bereichen innerhalbder Aussparungen202c erreicht werden, ohne dass ausgeprägte Gitterdefektehervorgerufen werden oder dass Abweichungen von einer gewünschtenProzessgleichmäßigkeiterhalten werden, wie dies typischerweise in konventionellen Prozessstrategiender Fall ist, in denen die Germaniumkonzentration in einem selektivenepitaktischen Wachstumsprozess erhöht wird. 2d schematically shows the semiconductor device 200 in a more advanced manufacturing phase. As shown, one or more additional layers of the strain-inducing semiconductor alloy are known as 221b . 222b . 223 are designated in the recesses 202c educated. It should be noted that the layers 221b . 222b . 223b similar properties in terms of material composition as the layer 220b different properties may be set in other cases, for example, by only one of the layers having a process sequence as described above 221b . 222b . 223b is applied, or by setting different process parameters, for example, during the oxidation process and the like. Thus, a high degree of flexibility in the adjustment of the entire material properties within the recesses 202c achieved on the basis of a deformation-inducing semiconductor alloy, yet a high degree of process uniformity is ensured by a basic deposition process is applied with a good process behavior. That is, each of the individual semiconductor layers can be manufactured based on a desired parameter setting of the selective epitaxial growth process, and if necessary, the material composition of one or more layers can be suitably adjusted by applying an oxidation and etching cycle as well previously described. In this case, a higher level of germanium concentration can occur at least in some areas within the recesses 202c can be achieved without causing pronounced lattice defects or that deviations from a desired process uniformity are obtained, as is typically the case in conventional process strategies in which the germanium concentration is increased in a selective epitaxial growth process.

Daraufhinwird die Bearbeitung des Bauelements200 fortgesetzt, indemder Abstandshalter204 und die Deckschicht251d entferntwerden und indem Drain- und Sourcegebiete hergerstellt werden, wie diesauch zuvor mit Bezug zu dem Halbleiterbauelement100 beschriebenist.Then the processing of the device 200 Continue by removing the spacer 204 and the topcoat 251d are removed and by making drain and source regions are made, as before with respect to the semiconductor device 100 is described.

Esgilt also: Die vorliegende Offenbarung stellt Techniken bereit,um die Eigenschaften einer siliziumenthaltenden Halbleiterlegierungin gut steuerbarer Weise zu variieren, indem ein stabiles und gleichmäßiges Abscheiderezeptfür einenselektiven epitaktischen Aufwachsprozess angewendet wird und indemzumindest ein Oxidations- und Ätzzyklus zumModifizieren der Eigenschaften ausgeführt wird, um beispielsweisedie Germaniumkonzentration in einer Silizium/Germanium-Legierungzu erhöhen. Aufdies Weise wird eine erhöhteFlexibilitäterreicht, indem beispielsweise eine schwellwerteinstellende Silizium/Germanium-Legierung und/odereine verformungsinduzierende Halbleiterlegierung in Drain- und Sourcebereichenmodernster Transistoren bereitgestellt wird.ItThus, the present disclosure provides techniquesto the properties of a silicon-containing semiconductor alloyto vary in a well controllable manner by providing a stable and uniform separation recipefor oneselective epitaxial growth process is applied and byat least one oxidation and etching cycle forModifying the properties is done, for examplethe germanium concentration in a silicon / germanium alloyto increase. OnThis will be an increasedflexibilityachieved by, for example, a threshold value adjusting silicon / germanium alloy and / ora strain-inducing semiconductor alloy in drain and source regionsState of the art transistors is provided.

WeitereModifizierungen und Variationen der vorliegenden Offenbarung werdenfür denFachmann angesichts dieser Beschreibung offenkundig. Daher ist dieseBeschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmanndie allgemeine Art und Weise des Ausführens der hierin offenbartenLehre zu vermitteln. Selbstverständlichsind die hierin gezeigten und beschriebenen Formen der Erfindungals die gegenwärtigbevorzugten Ausführungsformenzu betrachten.FurtherModifications and variations of the present disclosure will becomefor theOne skilled in the art in light of this description. Therefore, this isDescription as merely illustrative and intended for the purpose, the expertthe general manner of carrying out the disclosures hereinTeach teaching. Of courseare the forms of the invention shown and described hereinas the presentpreferred embodimentsconsider.

Claims (25)

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Verfahren mit: Bilden einer ersten Schichteiner siliziumenthaltenden Halbleiterlegierung auf einem siliziumenthaltendenkristallinen Halbleitergebiet, wobei die siliziumenthaltende Halbleiterlegierungeine nicht-Siliziumsorte mit einer ersten Konzentration aufweist; Bildeneines Oxids durch Verbrauchen von Material der ersten Schicht dersiliziumenthaltenden Halbleiterlegierung, während eine zweite Schicht dersiliziumenthaltenden Halbleiterlegierung auf dem siliziumenthaltendenHalbleitergebiet beibehalten wird, wobei die zweite Schicht dersiliziumenthaltenden Halbleiterlegierung die nicht-Siliziumsortemit einer zweiten Konzentration aufweist; Entfernen des Oxidsvon der zweiten Schicht der siliziumenthaltenden Halbleiterlegierung; Bildeneiner Gateelektrodenstruktur eines Transistors über der zweiten Schicht dersiliziumenthaltenden Halbleiterlegierung, wobei die Gateelektrodenstruktureine Gateisolationsschicht mit einem Dielektrikum mit großem ε und einmetallenthaltendes Gateelektrodenmaterial, das über der Gateisolationsschichtmit einem Dielektrikum mit großem ε gebildet ist,aufweist.A method comprising: forming a first layer of a silicon-containing semiconductor alloy on a silicon-containing crystalline semiconductor region, the silicon-containing semiconductor alloy comprising a non-silicon grade having a first concentration; Forming an oxide by consuming material the first layer of the silicon-containing semiconductor alloy while maintaining a second layer of the silicon-containing semiconductor alloy on the silicon-containing semiconductor region, the second layer of the silicon-containing semiconductor alloy having the non-silicon species at a second concentration; Removing the oxide from the second layer of the silicon-containing semiconductor alloy; Forming a gate electrode structure of a transistor over the second layer of the silicon-containing semiconductor alloy, the gate electrode structure comprising a high-k dielectric gate insulation layer and a metal-containing gate electrode material formed over the high-k dielectric gate insulation layer.Verfahren nach Anspruch 1, wobei die nicht-SiliziumsorteGermanium umfasst.The method of claim 1, wherein the non-silicon speciesIncludes germanium.Verfahren nach Anspruch 1, das ferner umfasst: Bildeneiner dritten Schicht der siliziumenthaltenden Halbleiterlegierungauf der zweiten Schicht der siliziumenthaltenden Halbleiterlegierung,Bilden eines Oxids durch Verbrauchen von Material der dritten Schichtder siliziumenthaltenden Halbleiterlegierung, während eine vierte Schicht dersiliziumenthaltenden Halbleiterlegierung auf der zweiten Schicht dersiliziumenthaltenden Halbleiterlegierung beibehalten wird.The method of claim 1, further comprising: forminga third layer of the silicon-containing semiconductor alloyon the second layer of the silicon-containing semiconductor alloy,Forming an oxide by consuming third layer materialof the silicon-containing semiconductor alloy, while a fourth layer of thesilicon-containing semiconductor alloy on the second layer ofsilicon-containing semiconductor alloy is maintained.Verfahren nach Anspruch 1, wobei Bilden eines Oxidsumfasst: Ausführeneines Oxidationsprozesses bei einer Prozesstemperatur von ungefähr 900 GradC und höher.The method of claim 1, wherein forming an oxideincludes: Runan oxidation process at a process temperature of about 900 degreesC and above.Verfahren nach Anspruch 1, wobei eine Dicke der zweitenSchicht der siliziumenthaltenden Halbleiterlegierung von ungefähr 10 Angstromoder weniger beträgt.The method of claim 1, wherein a thickness of the secondLayer of silicon-containing semiconductor alloy of about 10 Angstromor less.Verfahren nach Anspruch 1, wobei die nicht-SiliziumsorteGermanium ist und die erste Konzentration ungefähr 25 Atomprozent oder wenigerbeträgt.The method of claim 1, wherein the non-silicon speciesGermanium is and the first concentration is about 25 atomic percent or lessis.Verfahren nach Anspruch 1, das ferner umfasst: Bildeneiner Maskenschicht übereinem zweiten siliziumenthaltenden Halbleitergebiet, wobei die erste unddie zweite Schicht der Halbleiterlegierung in Anwesenheit der Maskenschichtgebildet werden.The method of claim 1, further comprising:Forma mask layer overa second silicon-containing semiconductor region, wherein the first andthe second layer of the semiconductor alloy in the presence of the mask layerbe formed.Verfahren nach Anspruch 7, wobei die Maskenschichtein nicht-oxidierbares Material aufweist.The method of claim 7, wherein the mask layerhas a non-oxidizable material.Verfahren nach Anspruch 7, das ferner umfasst: Bildeneiner zweiten Gateelektrodenstruktur eines zweiten Transistors über demzweiten siliziumenthaltenden Halbleitergebiet, wobei die zweite Gateelektrodenstruktureine Gateisolationsschicht mit einem Dielektrikum mit großem ε und einmetallenthaltendes Gateelektrodenmaterial, das über der Gateisolationsschichtmit dem Dielektrikum mit großem ε gebildetist, aufweist.The method of claim 7, further comprising: forminga second gate electrode structure of a second transistor over thesecond silicon-containing semiconductor region, wherein the second gate electrode structurea gate insulation layer with a high-k dielectric and ametal-containing gate electrode material overlying the gate insulation layerformed with the dielectric with high εis, has.Verfahren nach Anspruch 9, wobei der Transistorein p-Kanaltransistor und der zweite Transistor ein n-Kanaltransistorist.The method of claim 9, wherein the transistora p-channel transistor and the second transistor an n-channel transistoris.Verfahren nach Anspruch 1, das ferner umfasst: Bildenvon Aussparungen in dem siliziumenthaltenden Halbleitergebiet lateralbeabstandet zu der Gateelektrodenstruktur und Bilden einer verformungsinduzierendenHalbleiterlegierung in den Aussparungen.The method of claim 1, further comprising: formingof recesses in the silicon-containing semiconductor region laterallyspaced from the gate electrode structure and forming a strain inducingSemiconductor alloy in the recesses.Verfahren nach Anspruch 11, wobei Bilden der verformungsinduzierendenHalbleiterlegierung umfasst: Bilden einer ersten Schicht der verformungsinduzierendenHalbleiterlegierung, Oxidieren eines Bereichs der ersten Schichtder verformungsinduzierenden Halbleiterlegierung und Entfernen des Bereichs,um eine zweite Schicht der verformungsinduzierenden Halbleiterlegierungzu bilden.The method of claim 11, wherein forming the strain inducingSemiconductor alloy includes: forming a first layer of the strain-inducingSemiconductor alloy, oxidizing a region of the first layerthe strain-inducing semiconductor alloy and removing the region,around a second layer of the strain-inducing semiconductor alloyto build.Verfahren mit: Bilden einer ersten Schichteiner Silizium/Germanium-Legierung auf einem siliziumenthaltendenHalbleitergebiet, wobei die erste Schicht eine Germaniumsorte miteiner ersten Konzentration aufweist; Oxidieren eines Teil derersten Schicht der Silizium/Germanium-Legierung, um eine zweiteSchicht der Silizium/Germanium-Legierung zu bilden, wobei die zweiteSchicht die Germaniumsorte einer zweiten Konzentration aufweist,die höherist als die erste Konzentration; Entfernen des Teils selektivzu der zweiten Schicht der Silizium/Germanium-Legierung; und Bildeneines Transistorelements in und auf dem siliziumenthaltenden Halbleitergebietauf der Grundlage der zweiten Schicht der Silizium/Germaniumlegierung.Method with:Forming a first layera silicon / germanium alloy on a silicon-containingSemiconductor region, wherein the first layer with a germanium withhaving a first concentration;Oxidize a part offirst layer of the silicon / germanium alloy to a secondLayer of silicon / germanium alloy to form, the secondLayer has the germanium variety of a second concentration,the higheris considered the first concentration;Remove the part selectivelyto the second layer of the silicon / germanium alloy; andForma transistor element in and on the silicon-containing semiconductor regionbased on the second layer of the silicon / germanium alloy.Verfahren nach Anspruch 13, wobei Bilden des Transistorelementsumfasst: Bilden einer Gateelektrodenstruktur über der zweiten Schicht derSilizium/Germanium-Legierung und Verwenden der zweiten Schicht derSilizium/Germanium-Legierung, um einen Schwellwert des Transistorelementseinzustellen.The method of claim 13, wherein forming the transistor elementcomprising: forming a gate electrode structure over the second layer ofSilicon / germanium alloy and using the second layer ofSilicon / germanium alloy to a threshold of the transistor elementadjust.Verfahren nach Anspruch 13, das ferner umfasst:Bilden einer Aussparung in dem siliziumenthaltenden Halbleitergebietlateral beabstandet zu einer Gateelektrodenstruktur und Bilden derersten Schicht der Silizium/Germanium-Legierung in der Aussparung.The method of claim 13, further comprising:Forming a recess in the silicon-containing semiconductor regionlaterally spaced apart to a gate electrode structure and forming thefirst layer of silicon / germanium alloy in the recess.Verfahren nach Anspruch 13, das ferner umfasst:Bilden einer dritten Schicht der Silizium/Germanium-Legierung aufder zweiten Schicht, Oxidieren eines Teils der dritten Schicht undEntfernen des Bereichs der dritten Schicht, um eine vierte Schicht derSilizium/Germanium-Legierung auf der zweiten Schicht der Silizium/Germanium-Legierungzu bilden.The method of claim 13, further comprising comprising forming a third layer of the silicon germanium alloy on the second layer, oxidizing a portion of the third layer, and removing the region of the third layer to form a fourth layer of the silicon germanium alloy on the second layer of the silicon germanium alloy. To form alloy.Verfahren nach Anspruch 13, wobei die erste Konzentrationungefähr25 Atomprozent oder weniger beträgt.The method of claim 13, wherein the first concentrationapproximately25 atomic percent or less.Verfahren nach Anspruch 14, wobei die zweite Schichteine Dicke von ungefähr10 Angstrom oder weniger besitzt.The method of claim 14, wherein the second layera thickness of aboutHas 10 angstroms or less.Verfahren nach Anspruch 18, wobei Bilden der Gateeelektrodenstrukturumfasst: Bilden eines dielektrischen Materials mit großem ε über derzweiten Schicht der Silizium/Germanium-Legierung.The method of claim 18, wherein forming the gate electrode structurecomprising: forming a high-k dielectric material over thesecond layer of the silicon / germanium alloy.Verfahren mit: Bilden einer Aussparung in einemsiliziumenthaltenden Halbleitergebiet lateral benachbart zu einerGateelektrodenstruktur eines Transistors; Bilden einer erstenSchicht einer siliziumenthaltenden Halbleiterlegierung in der Aussparung,wobei die erste Schicht eine nicht-Siliziumsorte mit einer ersten Konzentrationaufweist; Oxidieren eines Bereichs der ersten Schicht der siliziumenthaltendenHalbleiterlegierung, um eine zweite Schicht der siliziumenthaltendenHalbleiterlegierung zu bilden, wobei die zweite Schicht die nicht-Siliziumsortemit einer zweiten Konzentration aufweist, die höher ist als die erste Konzentration;und Bilden von Drain- und Sourcegebieten in dem siliziumenthaltendenHalbleitergebiet.Method with:Forming a recess in onesilicon-containing semiconductor region laterally adjacent to oneGate electrode structure of a transistor;Forming a firstLayer of a silicon-containing semiconductor alloy in the recess,wherein the first layer is a non-silicon grade having a first concentrationhaving;Oxidizing a portion of the first layer of the silicon-containingSemiconductor alloy to form a second layer of silicon-containingSemiconductor alloy, wherein the second layer, the non-silicon typehaving a second concentration higher than the first concentration;andForming drain and source regions in the silicon-containing oneSemiconductor region.Verfahren nach Anspruch 20, das ferner umfasst:Bilden einer ersten Schicht einer schwellwerteinstellenden Halbleiterlegierungauf dem siliziumenthaltenden Gebiet und dem Bilden der Gateelektrodenstruktur.The method of claim 20, further comprising:Forming a first layer of a threshold adjusting semiconductor alloyon the silicon-containing region and forming the gate electrode structure.Verfahren nach Anspruch 21, das ferner umfasst:Oxidieren eines Teils der schwellwerteinstellenden Halbleiterlegierungund Entfernen des oxidierten Teils, um eine Konzentration einernicht-Siliziumsorte in der schwellwerteinstellenden Halbleiterlegierungeinzustellen.The method of claim 21, further comprising:Oxidizing a portion of the threshold adjusting semiconductor alloyand removing the oxidized portion to a concentration of anon-silicon grade in the threshold adjusting semiconductor alloyadjust.Verfahren nach Anspruch 21, wobei die nicht-Siliziumsortein der schwellwerteinstellenden Halbleiterlegierung Germanium umfasst.The method of claim 21, wherein the non-silicon speciesgermanium in the threshold adjusting semiconductor alloy.Verfahren nach Anspruch 23, wobei eine Konzentrationder nicht-Siliziumsorte in der schwellwerteinstellenden Sorte ungefähr 25 Atomprozent oderweniger beträgt.The method of claim 23, wherein a concentrationof the non-silicon species in the threshold-setting species about 25 atomic percent orless.Verfahren nach Anspruch 21, wobei Bilden der Gateelektrodenstrukturumfasst: Vorsehen eines Gateisolationsmaterials mit großem ε.The method of claim 21, wherein forming the gate electrode structurecomprising: providing a high ε gate insulation material.