DE102005045057A1 - Integrated circuit especially for coaxial leads has three conductive traces spaced above substrate that are up to ten times longer than their width - Google Patents

Abstract

Translated fromGerman

Erläutert wird unter anderem eine integrierte Schaltungsanordnung (10), die mindestens drei Leitstrukturlagen (28, 42, 52) enthält, in denen jeweils langgestreckte Leitbahnen (34, 48) angeordnet sind. Durch das Weglassen von üblicherweise verwendeten Via-Lagen ergeben sich zahlreiche technische Wirkungen und neue Anwendungsmöglichkeiten, insbesondere eine Koaxialleitung (321).Among other things, an integrated circuit arrangement (10) is explained which contains at least three conductive structure layers (28, 42, 52) in each of which elongated conductive paths (34, 48) are arranged. The omission of the commonly used via layers results in numerous technical effects and new application possibilities, in particular a coaxial line (321).

Description

Translated fromGerman

DieErfindung betrifft eine integrierte Schaltungsanordnung mit Koaxialleitung.Bspw. gibt es eine integrierte Schaltungsanordnung mit einem Substratund mit mindestens drei direkt aufeinanderfolgenden Leitstrukturlagen.Das Substrat ist insbesondere ein einkristallines Halbleitersubstratoder ein sogenanntes SOI-Substrat (Silicon On Insulator). Die Leitstrukturlagenwerden auch als Metallisierungslagen bezeichnet, weil die in ihnenenthaltenen Leitstrukturen üblicherweiseaus einem Metall oder aus einer Metalllegierung bestehen, beispielsweise auseiner Aluminiumlegierung, mit einem Aluminiumanteil größer als60 Atomprozent oder größer als 90Atomprozent Aluminium, oder aus einer Kupferlegierung, mit einemKupferanteil größer als60 Atomprozent oder größer als90 Atomprozent. Jedoch sind auch andere Materialien für die Leitstrukturengeeignet, beispielsweise dotiertes Halbleitermaterial.TheThe invention relates to an integrated circuit arrangement with coaxial line.For example. Is there an integrated circuit arrangement with a substrateand at least three directly successive conductive structure layers.The substrate is in particular a monocrystalline semiconductor substrateor a so-called SOI substrate (Silicon On Insulator). The Leitstrukturlagenare also referred to as metallization layers, because those in themcontained lead structures usuallyconsist of a metal or a metal alloy, for examplean aluminum alloy, with an aluminum content greater than60 atomic percent or greater than 90Atom percent aluminum, or of a copper alloy, with aCopper content greater than60 atomic percent or greater than90 atomic percent. However, other materials are also available for the lead structuressuitable, for example, doped semiconductor material.

Beiden Leitstrukturen lassen sich Leitbahnen zum lateralen Stromtransportund sogenannte Vias bzw. Kontakte unterscheiden, die dem vertikalen Stromtransportdienen. Vertikal bezeichnet dabei eine Richtung, die in Richtungder Normalen einer Hauptflächedes Substrats liegt, in der auch integrierte Halbleiterbauelementeangeordnet sind. Alternativ bedeutet vertikal eine Richtung, dieder Richtung der Normalen entgegengesetzt ist. Lateral bedeutetin einer Richtung, die quer bzw. im Winkel von 90° zu der Normalenrichtungliegt.atThe conductive structures can be interconnects for lateral current transportand so-called vias or contacts that distinguish the vertical current transportserve. Vertical refers to a direction in the directionthe normal of a major surfaceof the substrate, in which also integrated semiconductor devicesare arranged. Alternatively, vertical means a direction thatthe direction of the normal is opposite. Lateral meansin a direction transverse or at an angle of 90 ° to the normal directionlies.

DieLeitstrukturlagen enthalten jeweils eine Vielzahl in einer Lageoder eine Ebene angeordnete Leitstrukturen. So erzeugen modernePlanarisierungsverfahren, wie beispielsweise das CMP-Verfahren (ChemischesMechanisches Polieren), im Wesentlichen ebene Grenzflächen zwischenden Leitstrukturlagen. Von einer Leitstrukturlage kann jedoch auchdann gesprochen werden, wenn die Planarisierung im Rahmen der Herstel lungstoleranzen nichtvollständigeben ist. Die einzelnen Lagen lassen sich voneinander durch anderestrukturelle Merkmale unterscheiden, beispielsweise durch besondereZwischenschichten zwischen Leitstrukturlagen oder durch spezifischeAbständeder Lagenbodenflächen zuder Substrathauptfläche.Die Unterschiede der spezifischen Abstände für verschiedene Lagen sind dabeimindestens doppelt so groß odermindestens dreimal so groß wiedie Fertigungstoleranzen fürdie räumlicheLage der Bodenflächender Leitstrukturlage in der die Leitbahnen mit diesen Bodenflächen angeordnetsind.TheLead layers each contain a multitude in one layeror a level-arranged lead structures. How to create modernPlanarisierungsverfahren, such as the CMP process (ChemicalMechanical polishing), essentially flat interfaces betweenthe Leitstrukturlagen. However, a lead structure situation can also bethen be discussed, if the planarization within the manufacturing tolerances notCompletelyis just. The individual layers can be separated from each other by othersDistinguish structural features, for example by specialIntermediate layers between conductive structure layers or through specificdistancesthe layer bottom surfacesthe substrate main surface.The differences of the specific distances for different layers are includedat least twice as big orat least three times as big asthe manufacturing tolerances forthe spatialLocation of the floor areasthe Leitstrukturlage in which arranged the interconnects with these bottom surfacesare.

DieLeitstrukturen enthalten jeweils mindestens eine substratnahe Bodenfläche undeine substratferne Deckfläche.Eine Normalenrichtung der Bodenfläche liegt entgegen der Normalenrichtungder Substrathauptfläche.Eine Normalenrichtung der Deckflächeliegt in Richtung der Normalenrichtung der Substrathauptfläche, d.h.der Fläche,die die Halbleiterbauelemente enthält, beispielsweise Transistoren.TheLead structures each contain at least one substrate-near bottom surface anda substrate-distant top surface.A normal direction of the bottom surface is opposite to the normal directionthe substrate main surface.A normal direction of the top surfaceis in the direction of the normal direction of the substrate main surface, i.the area,which contains the semiconductor components, for example transistors.

DieDeckflächender Leitstrukturen einer der Leitstrukturlagen liegen jeweils ineiner Lagendeckflächeder Leitstrukturlage. Die Lagendeckfläche ist beispielsweise eineEbene. Die Bodenflächender Leitstrukturen einer der Leitstrukturlagen liegen jeweils ineiner Lagenbodenflächeder Leitstrukturlage. Die Lagenbodenfläche ist beispielsweise ebenfalls eineebene Fläche.Abweichungen von einer ebenen Lagendeckfläche bzw. einer ebenen Lagenbodenfläche ergebensich beispielsweise durch das Ineinandergreifen von Leitstrukturenbenachbarter Leitstrukturlagen.Thecover surfacesThe conductive structures of one of the conductive structure layers are in each casea layer cover surfacethe lead structure situation. The layer cover surface is for example aLevel. The floor surfacesThe conductive structures of one of the conductive structure layers are in each casea layer bottom surfacethe lead structure situation. For example, the ply bottom surface is also oneflat surface.Deviations from a flat layer cover surface or a flat layer bottom surface resultFor example, by the interlocking of lead structuresadjacent Leitstrukturlagen.

Zwischender Lagendeckflächeund der Lagenbodenflächeeiner Leitstrukturlage gibt es bspw. keine Zwischenfläche, inder Deckflächenoder Bodenflächenvon Leitstrukturen dieser Leitstrukturlage angeordnet sind. Demzufolgesind insbesondere Leitstrukturen, die mit der dualen Damascene-Technikhergestellt sind, in verschiedenen Leitstrukturlagen angeordnet.Zur Herstellung von Leitstrukturlagen werden außerdem das einfache Damascene-Verfahren(Single Damascene) oder ein sogenanntes subtraktives Verfahren eingesetzt,bei dem aus der herzustellenden Leitstrukturlage beim Strukturierenelektrisch leitfähigesMaterial wieder entfernt wird, wie beispielsweise ein RIE-Verfahren(Reactive Ion Etching).Betweenthe layer roof surfaceand the floor floor areaa Leitstrukturlage there is, for example, no interface, inthe top surfacesor floor areasof lead structures of this Leitstrukturlage are arranged. As a result,In particular, lead structures are using the dual damascene techniqueare prepared, arranged in different Leitstrukturlagen.For the production of Leitstrukturlagen also the simple Damascene process(Single damascene) or a so-called subtractive method used,in the case of the Leitstrukturlage to be produced from the structuringelectrically conductiveMaterial is removed, such as an RIE process(Reactive Ion Etching).

DieLagen bzw. Ebenen, in denen die Leitstrukturen jeweils einer Leitstrukturlageangeordnet sind, liegen vorzugsweise parallel zu der Substrathauptfläche unddamit auch parallel zueinander.TheLayers or planes in which the conductive structures each have a conductive structure layerare arranged, are preferably parallel to the substrate main surface andwith it also parallel to each other.

Typischfür bekannteMetallisierungen bzw. Verdrahtungen ist die abwechselnde Verwendungeiner Via-Lage, die ausschließlichVias enthält,und einer Leitbahnlage, die Leitbahnen und gegebenenfalls auch Vias.bzw. sogenannte Landing Pads enthält. Diese Anordnung wird insbesonderein inneren Leitstrukturlagen der Schaltungsanordnungen ausschließlich verwendet.Typicalfor known onesMetallization or wiring is the alternate usea Via location exclusivelyContains vias,and a Leitbahnlage, the interconnects and possibly also vias.or so-called landing pads contains. This arrangement is particularused exclusively in inner Leitstrukturlagen the circuit arrangements.

Esist Aufgabe der Erfindung, eine integrierte Schaltungsanordnungmit einer Metallisierung anzugeben, die verbesserte elektrischeEigenschaften hat und die insbesondere neue Anwendungsmöglichkeitenerschließt,z.B. die Herstellung von passiven Bauelementen mit besonders gutenelektrischen Eigenschaften. Außerdemsoll ein Verfahren zur Herstellung angegeben werden.ItIt is an object of the invention to provide an integrated circuit arrangementto indicate with a metallization, the improved electricalProperties has and in particular new applicationsopens,e.g. the production of passive components with particularly goodelectrical properties. Furthermoreshould be given a method of preparation.

Dieauf die Schaltungsanordnung bezogene Aufgabe wird durch eine Schaltungsanordnungmit den Merkmalen gemäß Anspruch1 gelöst.Weiterbildungen sind in den Unteransprüchen angegeben.TheThe task related to the circuit arrangement is achieved by a circuit arrangementwith the features according to claim1 solved.Further developments are specified in the subclaims.

Beider erfindungsgemäßen Schaltungsanordnunggibt es mindestens drei unmittelbar aufeinanderfolgende Leitstrukturlagen,wobei jede der drei Leitstrukturlagen mindestens eine Verdrahtungs-Leitbahnoder eine Vielzahl von Verdrahtungs-Leitbahnen enthält. Eine Verdrahtungs-Leitbahnhat bei einer Ausgestaltung jeweils eine Länge, die mindestens fünf mal größer istals eine Breite der Leitbahn. Sowohl die Länge als auch die Breite derLeitbahn werden in lateraler Richtung gemessen. Hat die Leitbahnentlang ihres Verlaufs unterschiedliche Breiten, so wird als Bezugsbreitebeispielsweise die minimale Breite der Leitbahn an einem ihrer Abschnittegewählt.atthe circuit arrangement according to the inventionthere are at least three immediately adjacent conductive structure layers,wherein each of the three conductive structure layers has at least one wiring interconnector a plurality of wiring interconnects. A wiring interconnectIn one embodiment, each has a length that is at least five times largeras a width of the interconnect. Both the length and the width of theConductor are measured in the lateral direction. Has the Leitbahnalong their course different widths, so is the reference widthfor example, the minimum width of the interconnect at one of its sectionsselected.

Durchdie Verdrahtungs-Leitbahnen fließt im Betrieb der integriertenSchaltungsanordnung ein Strom, so dass sie sich von Füllstrukturenoder anderen Hilfsstrukturen der integrierten Schaltungsanordnungunterscheiden.Bythe wiring interconnects flow in the operation of the integratedCircuitry a current, making it different from filling structuresor other auxiliary structures of the integrated circuit arrangementdiffer.

Beider erfindungsgemäßen Schaltungsanordnungwird also keine Via-Lage zwischen zwei Verdrahtungs-Leitbahnlagenangeordnet. Auf diese Weise lassen sich auf einfache Art Spulenhoher Güte, Kondensatoren,mit kleinem Anschlusswiderstand, Betriebsspannungsleitungen mitkleinem ohmschen Widerstand, Koaxialleitungen und andere passive Bauelementeerzeugen, wenn Leitbahnen benachbarter Leitstrukturlagen entlangihrer gesamten Längeoder in einem längerenAbschnitt aneinandergrenzend angeordnet werden, beispielsweise ineinem Abschnitt mit einer Länge,die zehn mal größer als dieBreite des Abschnitts ist.atthe circuit arrangement according to the inventionSo no via layer between two wiring-Leitbahnlagenarranged. In this way can be easily coilshigh quality, capacitors,with small terminal resistance, operating voltage cables withsmall ohmic resistance, coaxial cables and other passive componentsgenerate, if interconnects of adjacent Leitstrukturlagen alongher entire lengthor in a longer oneSection are arranged adjacent to each other, for example ina section with a length,ten times bigger than thatWidth of the section is.

Außerdem hatdie erfindungsgemäße Verdrahtungbei einer Ausgestaltung hervorragende elektrische Eigenschaften,wenn die drei Metallisierungslagen jeweils Leitbahnen enthalten,die im Vergleich zu ihrer Gesamtlänge nur an kurzen Abschnittenan Leitstrukturen anderer Metallisierungslagen angrenzen, z.B. nuran ihren Enden. Kurz bedeutet hierbei bspw. kleiner als ein Dritteloder sogar kleiner als ein Zehntel der Gesamtlänge der Leitbahn in der betreffendenLeiststrukturlage. Zwischen den Abschnitten liegt ein Abschnitt,der allseitig an Dielektrikum grenzt.Besides, hasthe wiring according to the inventionin one embodiment excellent electrical properties,if the three metallization layers each contain interconnects,compared to their overall length only on short sectionsadjacent to conductive structures of other metallization layers, e.g. justat their ends. Short here means, for example, less than a thirdor even less than one tenth of the total length of the conductive path in the relevant oneLeist structural layer. Between the sections lies a sectionwhich borders on all sides of the dielectric.

Beider Ausgestaltung enthältdie mittlere der drei Leitstrukturlagen eine mittlere Verdrahtungs-Leitbahn.Die sub stratfernste Leitstrukturlage der drei Leitstrukturlagenenthälteine substratferne Verdrahtungs-Leitbahn. Die substratnächste Leitstrukturlageder drei Leitstrukturlagen enthält einesubstratnahe Verdrahtungs-Leitbahn. Die mittlere Verdrahtungs-Leitbahn,die substratferne Verdrahtungs-Leitbahnund die substratnahe Verdrahtungs-Leitbahn haben jeweils einen Abschnitt,dessen Deckflächeund dessen Bodenflächenicht an eine Leitstruktur einer anderen Metallisierungslage grenzt.Der Abschnitt hat eine Länge,die mindestens die Breite oder das Zweifache der Breite des Abschnittsbeträgt,vorzugsweise jedoch sogar das Zehnfache oder sogar das Fünfzigfacheder Breite des Abschnitts. An den genannten Verdrahtungs-Leitbahnenist jeweils eine der folgenden Anordnungen gegeben:

• – andie Verdrahtungs-Leitbahn grenzen nur mindestens zwei Leitstrukturender unmittelbar unter der betreffenden Leitstrukturlage angeordneten Leitstrukturlage,jedoch keine Leitstrukturen der darüber liegenden Leitstrukturlage,
• – andie Verdrahtungs-Leitbahn grenzen nur mindestens zwei Leitstrukturender unmittelbar darüberangeordneten Leitstrukturlage, jedoch keine Leitstrukturen der darunterliegenden Leitstrukturlage,
• – andie Verdrahtungs-Leitbahn grenzt mindestens eine Leitstruktur derunmittelbar darunter angeordneten Leitstrukturlage und mindestenseine Leitstruktur der unmittelbar darüber angeordneten Leitstrukturlage.

In the embodiment, the middle of the three conductive structure layers contains a middle wiring interconnect. The sub stratfernste Leitstrukturlage the three Leitstrukturlagen contains a substrate remote wiring interconnect. The substrate-next conductive structure layer of the three conductive structure layers contains a substrate-near wiring interconnect. The middle wiring trace, the downstream wiring trace, and the substrate-near wiring trace each have a portion whose top surface and bottom surface are not adjacent to a conductive pattern of another metallization layer. The section has a length which is at least the width or twice the width of the section, but preferably even ten times or even fifty times the width of the section. In each case one of the following arrangements is given on the said wiring interconnects:

• Only at least two conductive structures of the conductive structure layer arranged immediately below the relevant conductive structure layer adjoin the wiring interconnect, but no conductive structures of the overlying conductive structure layer,
• Only at least two conductive structures of the conductive structure layer arranged directly above, but no conductive structures of the underlying conductive structure layer, adjoin the wiring interconnect,
• - At the wiring interconnect adjacent at least one conductive structure of the immediately below arranged Leitstrukturlage and at least one conductive structure of the directly above the Leitstrukturlage arranged above.

Beiallen drei Möglichkeitenhandelt es sich um Verdrahtungs-Leitbahnen,die jeweils eine Länge haben,die mindestens das Fünffacheihrer minimalen Breite beträgt.Die Verdrahtungs-Leitbahnenerstrecken sich bei Ausgestaltungen in die gleichen Richtungen.Bei anderen Ausführungsbeispielenerstreckt sich eine Leitbahn quer zu den anderen beiden der dreiLeitbahnen, z.B, in x-Richtung, während die anderen beiden Leitbahnensich in y-Richtung erstrecken. Die sich in die andere Richtung erstreckendeLeitbahn ist bspw. die untere, die mittlere oder die obere der dreiLeitbahnen.atall three possibilitiesare wiring interconnects,each have a length,at least five timestheir minimum width is.The wiring interconnectsextend in embodiments in the same directions.In other embodimentsa track extends transversely to the other two of the threeInterconnects, for example, in the x-direction, while the other two interconnectsextend in the y-direction. The extending in the other directionLeitbahn is, for example, the lower, the middle or the upper of the threeMeridians.

Beieiner nächstenAusgestaltung grenzt die mittlere Verdrahtungs-Leitbahn an die substratferne Verdrahtungs-Leitbahnund an die substratnahe Verdrahtungs-Leitbahn an Berührungsflächen an.Die Berührungsflächen sindmit lateralem Versatz zueinander angeordnet. Zwischen den Berührungsflächen befindetsich ein Abschnitt der mittleren Verdrahtungs-Leitbahn, der eineDeckflächehat, die nicht an die substratferne Verdrahtungs-Leitbahn und auch nichtan eine andere substratferne Leitstruktur grenzt. Der Abschnittder mittleren Verdrahtungs-Leitbahn hat eine Bodenfläche, dienicht an die substratnahe Verdrahtungs-Leitbahn und auch nicht aneine andere Leitstruktur grenzt. Der Abschnitt der mittleren Verdrahtungs-Leitbahnhat eine Länge,die mindestens die Breite oder das Zweifache der Breite des Abschnittsbeträgt,vorzugsweise mehr als das Zehnfache. Ohne Verwendung von Vias lässt sichso auf einfache Art ein Stromtransport sowohl in vertikaler alsauch in lateraler Richtung von der substratnahen Verdrahtungs-Leitbahn über dieerste mittlere Leitbahn bis zur substratfernen Verdrahtungs-Leitbahnoder in umgekehrter Richtung gewährleisten.In a next embodiment, the middle wiring interconnect abuts the substrate-remote wiring interconnect and the substrate-proximate wiring interconnect at mating surfaces. The contact surfaces are arranged with lateral offset from each other. Between the mating surfaces is a portion of the middle wiring interconnect that has a top surface that does not border the substrate remote interconnect and also does not interface with another substrate distal conductive structure. The portion of the middle wiring interconnect has a bottom surface that does not abut the substrate-near wiring interconnect and not another conductive structure. The portion of the middle wiring trace has a length that is at least the width or twice the width of the portion, preferably more than ten times. Without the use of vias can be so easily a current transport both in vertika Guarantee ler and in the lateral direction of the substrate-near wiring interconnect on the first middle interconnect to the substrate remote wiring interconnect or in the opposite direction.

Beieiner anderen Weiterbildung enthältdie mittlere der drei Leitstrukturlagen mindestens eine mittlereBauelement-Leitbahnzusätzlichzu der mittleren Verdrahtungs-Leitbahn. Die substratfernste Leitstrukturlageder drei Leitstrukturlagen enthält mindestenseine substratferne Bauelement-Leitbahn zusätzlich zu der substratfernenVerdrahtungs-Leitbahn. Die substratnächste Leitstrukturlage derdrei Leitstrukturlagen enthältmindestens eine substratnahe Bauelement-Leitbahn zusätzlich zuder substratnahen Verdrahtungs-Leitbahn.atanother training containsthe middle of the three Leitstrukturlagen at least one middleComponent interconnectadditionallyto the middle wiring trace. The substrate-distant Leitstrukturlagethe three lead structure layers contains at leasta substrate remote component track in addition to the substrate remoteWiring interconnect. The substrate-next Leitstrukturlage thecontains three Leitstrukturlagenat least one substrate-near conductive interconnect in addition tothe substrate-near wiring interconnect.

Diemittlere Bauelement-Leitbahn grenzt in einem Bauelementabschnittan die substratferne Bauelement-Leitbahn an. An dem Bauelementabschnittgrenzt die mittlere Bauelement-Leitbahn außerdem an die substratnaheBauelement-Leitbahn an. Der Bauelementabschnitt hat eine Länge, die mindestensdas Vierfache oder mindestens das Zehnfache oder sogar das Fünfzigfacheder Breite des Bauelementabschnitts beträgt, bspw. der minimalen Breite.Mit solchen Strukturen lassen sich auf einfache Art und Weise passiveBauelemente herstellen, insbesondere Spulen hoher Güte, Koaxialleitungenoder auch Leitungen mit einem geringen ohmschen Widerstand aufgrunddes großenLeitungsquerschnitts der parallel zueinander geführten Leitbahnen sowie vertikaleKondensatoren.Themiddle component track adjacent in a component sectionto the substrate remote component interconnect. At the component sectionThe middle component interconnect also adjoins the substrate nearComponent Conductor. The component section has a length that is at leastfour times or at least ten times or even fifty timesthe width of the component section is, for example, the minimum width.With such structures can be in a simple way passiveProducing components, in particular high-quality coils, coaxial cablesor lines with a low resistance due toof the big oneConductor cross-section of the interconnects routed parallel to each other and verticalCondensers.

DieDamascene-Architektur erlaubt aus Kosten und Prozessgründen nurbegrenzte Bahnquerschnitte (Breitenlimit durch sogenanntes Dishing,Dickenlimit aus kosten- und prozesstechnischen Gründen). Deswegenund weil Leitbahnebenen bisher überdiskrete Vias verbunden worden sind, waren die erzielbaren physikalischenParameter, z.B. die Güte einerSpule, weniger gut als bei Einsatz der Erfindung oder einer ihrerWeiterbildungen.TheDamascene architecture only allows for cost and process reasonslimited web cross sections (width limit by so-called dishing,Thickness limit for cost and process reasons). thereforeand because Leitbahnebenen so far aboutdiscrete vias have been joined, were the achievable physicalParameters, e.g. the goodness of aSpool, less well than when using the invention or one of theirTraining.

Beieiner nächstenWeiterbildung bestehen die Leitstrukturen jeder der drei Leitstrukturlagenjeweils aus Aluminium oder aus mindestens 60 Atomprozent Aluminium.Bei einer alternativen Weiterbildung bestehen die Leitstrukturender drei Leitstrukturlagen jeweils aus Kupfer oder mindestens 60 AtomprozentKupfer. Damit wird die Metallisierung aus Materialien gefertigt,deren Bearbeitung technologisch gut beherrscht wird.atone nextContinuing education is the lead structures of each of the three Leitstrukturlageneach made of aluminum or of at least 60 atomic percent aluminum.In an alternative development, the lead structures existthe three Leitstrukturlagen each made of copper or at least 60 atomic percentCopper. Thus, the metallization is made of materials,whose processing is technologically well controlled.

Beieiner anderen Weiterbildung der erfindungsgemäßen Schaltungsanordnung sinddie drei Leitstrukturlagen innere Leitstrukturlagen der Schaltungsanordnung.Diese Weiterbildung überwindet dasVorurteil, dass sich bei inneren Leitstrukturlagen Via-Lagen undLeitbahnlagen abwechseln müssen, umeine Verdrahtung mit guten elektrischen Eigenschaften zu gewährleisten,insbesondere mit einem kleinen RC-Produkt.atanother development of the circuit arrangement according to the invention arethe three Leitstrukturlagen inner Leitstrukturlagen the circuit arrangement.This training overcomes thatPrejudice that in inner Leitstrukturlagen Via-layers andLeitbahnlagen must alternate toto ensure a wiring with good electrical propertiesespecially with a small RC product.

Beieiner nächstenWeiterbildung sind zwischen der substratnächsten Leitstrukturlage derdrei Leitstrukturlagen und dem Substrat noch weitere Leitstrukturlagenangeordnet, bei denen sich beispielsweise Via-Lagen und Leitbahnenabwechseln.atone nextContinuing education are between the substrate-next Leitstrukturlage thethree Leitstrukturlagen and the substrate even more Leitstrukturlagenarranged, in which, for example, via layers and interconnectsalternate.

Jedochlassen sich auch die unteren Leitstrukturlagen als Lagen ausführen, dieauch jeweils sowohl Vias als auch Leitbahnen enthalten.howevercan also be the lower Leitstrukturlagen perform as layers, thealso each contain both vias and interconnects.

DieErfindung betrifft außerdemein Verfahren zur Herstellung der erfindungsgemäßen Schaltungsanordnung odereiner ihrer Weiterbildungen. Bei dem Verfahren werden die drei Leitstrukturlagen jeweilsmit einem einfachen Damascene-Verfahren hergestellt. Bei einem einfachenDamascene-Verfahren wird nach dem Abscheiden einer oder mehrerer elektrischisolierender Schichten zur Aufnahme der Leitstrukturen der jeweiligenLeitstrukturlage im Gegensatz zu einem dualen Damascene-Verfahren mit zweifotolithografischen Verfahren nur ein einziges fotolithografischesVerfahren zur Strukturierung der Isolierschicht oder der Isolierschichtenverwendet. Im Gegensatz zu einem dualen Damascene-Verfahren lässt sichdas einfache Damascene-Verfahren mit einer höheren Ausbeute durchführen.TheInvention also relatesa method for producing the circuit arrangement according to the invention orone of her further education. In the method, the three Leitstrukturlagen eachmade with a simple damascene process. In a simpleDamascene process becomes electric after depositing one or moreinsulating layers for receiving the conductive structures of the respectiveLeitstrukturlage in contrast to a dual damascene process with twoPhotolithographic process only a single photolithographicProcess for structuring the insulating layer or layersused. In contrast to a dual damascene method can beperform the simple damascene process with a higher yield.

DieErfindung betrifft außerdemeine integrierte Schaltungsanordnung mit integrierter Spule, eineintegrierte Schaltungsanordnung mit integrierter Koaxialleitungund eine integrierte Schaltungsanordnung mit Kondensator. Diesepassiven Bauelemente könnenauch in herkömmlichenMetallisierungslagen enthalten sein, in denen sich Vialagen undLeitbahnlagen abwechseln. Alternativ wird ein solches passives Bauelementjedoch gemeinsam mit einer oben erläuterten Schaltungsanordnungauf einem Substrat integriert, insbesondere auf einem einkristallinen Substrat,bspw. in mehreren aufeinanderfolgenden Leitbahnlagen oder unterhalbbzw. oberhalb von mehreren aufeinanderfolgenden Leitbahnlagen.TheInvention also relatesan integrated circuit arrangement with integrated coil, aintegrated circuit arrangement with integrated coaxial lineand an integrated circuit arrangement with capacitor. Thesepassive components canalso in conventionalMetallization layers may be included in which Vialagen andLeitbahnlagen alternate. Alternatively, such a passive componenthowever, together with a circuit arrangement explained aboveintegrated on a substrate, in particular on a monocrystalline substrate,For example, in several successive Leitbahnlagen or belowor above several successive Leitbahnlagen.

DieErfindung bzw. ihre Weiterbildungen schlägt also eine prozess-technologischleicht umsetzbare Designänderungmit großerWirkung auf die Aspekte „Reduzierungder Leitbahnwiderstände", „Erfüllung dersteigenden Stromtragfähigkeitsanforderungen", „Unterstützung derWärmeabfuhr", „Realisierungvon Spulen mit höchsterGüte" sowie "Realisierung vonvertikalen Kondensatoren" vor.TheInvention or its developments thus proposes a process-technologicaleasy to implement design changewith big onesEffect on the aspects "reductionthe track resistance "," fulfillment of therising current load requirements "," supporting theHeat dissipation "," realizationof coils with highestGoodness "as well as" realization ofvertical capacitors ".

Dieerfindungsgemäße Lösung bzw.ihre Weiterbildungen sieht eine Verdrahtung vor, bei der die ausschließlich demvertikalen Stromtransport dienenden diskreten Vias der StandardMetallisierung teilweise oder ganz entfallen und durch Leitbahnebenenin Single Damascene Architektur ersetzt werden. Damit kann jedeMetall-Lage Strom innerhalb dieser Ebene vertikal und lateral führen.The solution according to the invention or its further developments provides for a wiring in which the discrete vias of the standard metallization serving exclusively for the vertical current transport are partially or completely eliminated and through the track be replaced in single damascene architecture. This allows any metal layer to conduct current vertically and laterally within that plane.

DieErfindung bzw. ihre Weiterbildungen ist einsetzbar in allen Halbleitertechnologienmit Damascene-Verdrahtungs-Architektur(z.B. Kupfermetallisierung, Aluminiummetallisierung, Wolframmetallisierung).Sie kann prinzipiell jedoch auch mit subtraktiven Architekturen(z.B. Al-RIE (Reactive Ion Etching) realisiert werden.TheThe invention or its developments can be used in all semiconductor technologieswith Damascene Wiring Architecture(e.g., copper metallization, aluminum metallization, tungsten metallization).In principle, however, it can also be used with subtractive architectures(e.g., Al-RIE (Reactive Ion Etching)).

Technische Wirkungen:Technical effects:

DieErfindung bzw. ihren Weiterbildungen ermöglichen in verschiedenen Ebenendie Realisierung von Leitbahnen mit deutlich größerem Querschnitt und damitund wegen des Entfalls der diskreten Vias niedrigerem Widerstand.Daraus leiten sich verschiedene weitere technische Wirkungen ab:

• – Generellkönnenim Vergleich zur Standard Metallisierung höhere Ströme und/oder längere Lebensdauernund/oder höhereBetriebstemperaturen, z.B. wichtig für sogenannte Automotive Anwendungen,ermöglichtwerden.
• – „JouleHeating", d.h. dasAufheizen von Leitbahnen durch hohe Betriebsströme und schlechte Wärmeabfuhr,wird deutlich verringert, da bei gleichem Strom die Stromdichteaufgrund des erhöhtenBahnquerschnitts und damit die Erwärmung geringer ausfallen. Bereitsin der 90 nm Technologie, vor allem in isolierten Power-Bus-Leitbahnen, limitiertdas „Joule-Heating-Kriterium" die nutzbare Stromdichtestärkerals das reine DC-Kriterium (Direct Current).
• – Generellsind höhereStromdichten möglich.In der Metallisierung gemäß dem Standder Technik ist die maximal nutzbare Stromdichte oft durch die Stromtragfähigkeitder Vias bzw. der Via/Bahn-Kontaktflächen begrenzt. In der erfindungsgemäßen Lösung können dieKontaktflächenzwischen Ebenen beliebig gewähltwerden.
• – DieWirkung des „Size"-Effektes, gemäß dem derspezifische Widerstand von Kupferleitbahnen bei Abmessungen kleinerals 100 Nanometer stark zunimmt, d.h. der speziell in den unteren Ebenenmit minimaler Breite zum Tragen kommt, kann durch die Erfindungbzw. ihre Weiterbildungen deutlich reduziert werden. Damit steigtdas RC-Glied speziell in diesen Ebenen weniger stark an als in derStandard Architektur und die Einführung von mechanisch labilen „ultra-lowk" Dielektrika odergar Airgaps kann hinausgeschoben oder ganz vermieden werden.

The invention and its developments allow in different levels the realization of interconnects with significantly larger cross section and thus and because of the elimination of the discrete vias lower resistance. From this derive various other technical effects:

• In general, higher currents and / or longer lifetimes and / or higher operating temperatures, eg important for so-called automotive applications, can be made possible in comparison to the standard metallization.
• Joule heating, ie the heating of interconnects due to high operating currents and poor heat dissipation, is significantly reduced, since the current density is lower due to the increased cross section of the web and hence the heating Power bus interconnects, the "Joule Heating Criterion" limits the usable current density more than the pure DC criterion (Direct Current).
• - Generally higher current densities are possible. In the metallization according to the prior art, the maximum usable current density is often limited by the current carrying capacity of the vias or of the via / web contact surfaces. In the solution according to the invention, the contact surfaces between planes can be chosen as desired.
• The effect of the "size" effect, according to which the resistivity of copper conductors greatly increases with dimensions smaller than 100 nanometers, ie, which is particularly significant in the lower planes with minimum width, can be significantly reduced by the invention or its developments Thus, the RC element increases less in these levels than in the standard architecture and the introduction of mechanically labile "ultra-low k" dielectrics or even air gaps can be postponed or avoided altogether.

DieErfindung bzw. ihre Weiterbildungen ermöglichen die Realisierung neuerintegrierter Bauelemente oder von passiven Bauelementen mit bisher nichterreichten physikalischen Güten:

• – Mitsehr dicken Metallschichten durch Dopplung oder Tripplung einerbisherigen Bahnebene könnenSpulen höchsterGüte erzeugtwerden, insbesondere mit geringem Serienwiderstand,
• – Bereitstellungvon großflächigen Kapazitäten mithohen Gütendurch geringe Serien- und Anschlusswiderstände auf inter- und intralevelBasis,
• – DieRealisierung perfekt abgeschirmter Koaxial-Leitungen oder HF-Transmissions-Bahnen (Hochfrequenz),z.B. größer als1 Megahertz oder größer als1 Gigahertz, wird erstmals zuverlässig möglich.

The invention or its developments allow the realization of new integrated components or passive components with previously unachieved physical grades:

• - With very thick metal layers by doubling or tripling a previous orbital plane coils of the highest quality can be produced, in particular with low series resistance,
• - Provision of high-capacity large-area capacities through low series and connection resistances on an inter- and intralevel basis,
• - The realization of perfectly shielded coaxial lines or RF transmission paths (high frequency), for example, greater than 1 megahertz or greater than 1 gigahertz, is reliably possible for the first time.

DieErfindung bzw. ihren Weiterbildungen erlauben eine sicherere undkostengünstigereProzessführungim Vergleich zum Stand der Technik:

• – Die Erfindungbzw. ihre Weiterbildungen führtim Extremfall zu einem Aufbau, der ausschließlich in Single Damascene Architekturrealisiert werden kann. Damit besteht sie aus einem einzigen, sich mehrfachwiederholenden Modul, das nur wenige Fertigungsanlagen benötigt.
• – Diekritischen und ausbeutelimitierenden Prozesse, z.B. Viaätzung, -reinigung,-füllungin hohem Aspektverhältnis;hohe Kontroll- und Nacharbeitsrate, entfallen an den Stellen bzw.in den Ebenen, wo von der Erfindung bzw. ihren Weiterbildungen Gebrauchgemacht wird ganz oder teilweise. Höhere Ausbeuten bedeuten geringere Kostenpro Chip.
• – DieGesamtanzahl der Verdrahtungsebenen kann reduziert werden, was ebenfallszu geringeren Kosten führt.
• – Höhere Packungsdichteinnerhalb der Metallisierung sind erzielbar, da größere Kontaktflächen ermöglicht werdenals bisher. Deswegen ist kein die Packungsdichte negativ beeinflussenderVorhalt (Überlapp)notwendig, um eine minimale Kontaktfläche sicherzustellen,
• – DieForderung nach „redundanten" Vias, die im Standder Technik zur Absicherung höherer Stromdichtenoder zur Ausbeuteerhöhunghäufig erhobenwird, kann wesentlich leichter und einfacher, d.h. insbesondereauch ohne zusätzlichen Flächenzuwachs,realisiert werden, wenn möglichstwenige diskrete Vias mit minimalen Abmessungen in x- und y-Richtungverwendet werden.
• – DieErfindung bzw. ihre Weiterbildungen erlauben die Querschnittsvergrößerung vonBahnen durch Vergrößerung dervertikalen Dimension und damit ist eine Flächeneinsparung verbunden, da lateraleAbmessungen verkleinert werden können.
• – DieErfindung bzw. ihre Weiterbildungen ermöglichen größere Freiheiten und Optionenim Design.
• – Siekönnenwahlweise mit der Architektur gemäß dem Stand der Technik kombiniertwerden (z.B. untere, minimal breite Bahnen gemäß herkömmlicher Architektur; höhere, globaleLeitbahnen gemäß der neuenArchitektur.
• – Dielaterale Dimension der Bahnen in der „ehemaligen" diskreten Via-Ebenekann im Rahmen der (Damascene-)Designregeln beliebig und stufenlosgewähltwerden.
• – Mitder Erfindung bzw. ihre Weiterbildungen können unterschiedliche Anforderungenvon kombinierten oder embedded-Technologienerfülltwerden, z.B. „dicke" und „dünne" Verdrahtung in BiCMOS-Technologien(Bipolar Complementary Metal Oxide Semiconductor).
• – Mitder Erfindung bzw. ihren Weiterbildungen kann die Stromverteilung über denChip besser und gleichmäßiger gestaltetwerden.
• – Aufgrunddes im Vergleich zum Stand der Technik geringeren Bahnwiderstandesist der Leistungsverlust geringer und die Zahl der benötigten „Repeater" im Design verringertsich.
• – DieErfindung bzw. ihre Weiterbildungen beeinflusst das RC-Glied (Widerstand,Kapazität)in den zunehmend die Gesamtperformance limitierenden Interconnectsnicht negativ. Wichtig ist, dass die Erfindung bzw. ihre Weiterbildungeneine bisher nicht verfügbaretechnologische Lösung bietet,den Widerstand von Bahnen zu reduzieren ohne gleichzeitig den Flächenbedarffür dieVerdrahtung und die vertikale Kopplung zwischen Leitbahnen zu erhöhen.
• – Einegenauere Betrachtung zeigt sogar positive Auswirkungen der Erfindungbzw. ihre Weiterbildungen auf das RC-Glied, bspw. wächst derFaktor C nicht direkt proportional zur Leitbahndicke sondern wenigerstark an und somit wird das resultierende Produkt RC sogar kleiner.Auch die Reduzierung des "Size"-Effektes führt zu einem kleinenRC-Produkt.
• – Beilokaler Verdrahtung ist zudem häufignicht die Leitungskapazität,sondern die zu treibende Kapazität,z.B. die Gatekapazitätvon MOS-Transistoren, dominierend, so dass als positive Auswirkungdie Abnahme des Widerstands und damit des RC-Produktes proportional1/d verbleibt, wobei d die Gesamtleitbahndicke über eine bzw. bei Leitbahndoppelungbzw. -trippelung übermehrere Metallisierungslagen ist.

The invention and its developments allow a safer and more cost-effective process control compared to the prior art:

• - The invention or its developments leads in extreme cases to a structure that can be realized exclusively in single damascene architecture. So it consists of a single, repeating module that requires only a few manufacturing facilities.
• - The critical and bagging-limiting processes, eg Viaätzung, cleaning, filling in high aspect ratio; high control and rework rate, omitted at the points or in the levels where use is made of the invention or its further developments in whole or in part. Higher yields mean lower costs per chip.
• - The total number of wiring levels can be reduced, which also leads to lower costs.
• - Higher packing density within the metallization can be achieved, since larger contact surfaces are possible than before. Therefore, it is not necessary to negatively influence the packing density (overlap) in order to ensure a minimum contact area.
• The requirement for "redundant" vias, which is often raised in the prior art to secure higher current densities or to increase yield, can be realized much easier and easier, ie in particular without additional area increase, if as few discrete vias with minimal dimensions in x and y direction can be used.
• - The invention or its developments allow the cross-sectional enlargement of tracks by increasing the vertical dimension and thus a space saving is connected, since lateral dimensions can be reduced.
• - The invention and its developments allow greater freedom and options in design.
• Optionally, they can be combined with the prior art architecture (eg, lower, minimally-wide lanes according to conventional architecture, higher global lanes according to the new architecture.
• - The lateral dimension of the tracks in the "former" discrete via-plane can be chosen arbitrarily and infinitely within the framework of the (damascene) design rules.
• - With the invention or its developments different requirements of combined or embedded technologies can be met, for example, "thick" and "thin" wiring in BiCMOS technologies (Bipolar Complementary Metal Oxide Semiconductor).
• - With the invention or its developments, the current distribution over the chip can be made better and more uniform.
• - Due to the lower compared to the prior art track resistance, the power loss is lower and the number of required "repeaters" in the design is reduced.
• - The invention or its developments does not affect the RC element (resistance, capacitance) in the increasingly limiting the overall performance interconnects not negative. It is important that the invention or its developments offers a hitherto unavailable technological solution to reduce the resistance of webs without simultaneously increasing the space requirement for the wiring and the vertical coupling between interconnects.
• - A closer look even shows positive effects of the invention or its developments on the RC element, for example, the factor C does not grow directly proportional to the track thickness but less strong and thus the resulting product RC is even smaller. The reduction of the "size" effect also leads to a small RC product.
• In local wiring, moreover, it is often not the line capacitance but the capacitance to be driven, for example the gate capacitance of MOS transistors, that dominates, so that the decrease in the resistance and thus in the RC product remains proportional to 1 / d as a positive effect, where d is the Gesamtleitbahndicke over one or at Leitbahndoppelung or -trippelung over several metallization layers.

Daskann nicht nur bei handoptimiertem „full custom"-Layout, sondernunter Verwendung der heute üblichenVerdrahtungskonzepte auch in synthetisierten „semi custom"-Blöcken genutztwerden. So kann man z.B. 11 Metalllagen je nach Anforderungen aufdemselben Chip entweder durch 6 einfache Bahnebenen und 5 Viaebenen(in weniger performancekritischen Blöcken) oder durch 4 doppelte Bahnebenenund 3 Viaebenen (in performancekritischen Blöcken) realisieren.Thecan not only with hand-optimized "full custom" layout, butusing the usual todayWiring concepts also used in synthesized "semi custom" blocksbecome. So you can, for example 11 metal layers depending on requirementsthe same chip either through 6 simple track levels and 5 via levels(in less performance critical blocks) or through 4 double track levelsand realize 3 via levels (in performance critical blocks).

Damitwird eine Verdrahtung angegeben, bei der in allen oder in ausgewählten Ebenendie überwiegenddem vertikalen Stromtransport dienenden diskreten Vias der StandardMetallisierung teilweise oder ganz entfallen und durch Leitbahnebenenersetzt werden. Damit könnendie betreffenden Metall-Lagen Strom innerhalb dieser Lage bzw. Ebene vertikalund lateral führen.In order toA wiring is specified at all or in selected levelsthe predominantlyThe vertical stream transport serving discrete vias the standardMetallization partially or completely eliminated and by Leitbahnebenenbe replaced. With that you canthe respective metal layers current within this layer or plane verticallyand lead laterally.

Zusammenfassendgilt, dass die Erfindung bzw. ihre Weiterbildungen die Minderungoder Lösungfolgender technischer Probleme betrifft:

• – Verhinderungeiner immer komplizierter werdenden Verdrahtung bzw. der sogenannten „Verdrahtungskatastrophe" in zukünftigenhochintegrierten Halbleitersystemen,
• – Verringerungdes Verdrahtungswiderstandes, insbesondere bei Spannungsversorgungsleitungen(Power Routing) und Induktivitäten,
• – Verringerungdes RC-Gliedes, z.B. bei Bussystemen,
• – Verringerungvon Kopplungen und Übersprechendurch Abschirmen kritischer Leitungen, insbesondere durch 3D (dreiDimensional) Verdrahtung, z.B. koaxial, und HF-Leitbahnen,
• – Reduzierungder Verlustleistung und Erwärmungder Bauelemente bzw. integrierten Schaltungsanordnungen, insbesonderebei Verwendung von „low-kDielektrika" mitrelativen Dielektrizitätskonstantenkleiner als 3,9 bzw. kleiner als 3,
• – Reduzierungdes sogenannten „size-Effektes" in zukünftigenVerdrahtungen, wonach der ohmsche Widerstand von Kupfer- Leitbahnen bereitsab der 90 nm (Nanometer) Technologie stärker als rein durch die Skalierungerwartet ansteigt.
• – Reduzierungder Zuverlässigkeitseinbußen, insbesonderehervorgerufen durch stromdichte-/widerstandskritischen Leitbahn-/Via-Übergänge,
• – Ausbeuteeinbußen undkomplizierte Prozessführungmit schmalen „Prozessfenstern", insbesondere durchReduzierung der benötigtenAnzahl an ausbeutelimitierenden Vias und Verwendung der wenigeranspruchsvollen „SingleDamascene Architektur"

In summary, the invention or its developments relates to the reduction or solution of the following technical problems:

• Prevention of ever more complicated wiring or the so-called "wiring catastrophe" in future highly integrated semiconductor systems,
• Reduction of the wiring resistance, in particular in power supply lines and inductances,
• Reduction of the RC element, eg in bus systems,
• Reduction of couplings and crosstalk by shielding critical lines, in particular by 3D (three dimensional) wiring, eg coaxial, and RF interconnects,
• Reduction of the power loss and heating of the components or integrated circuit arrangements, in particular when using "low-k dielectrics" with relative dielectric constants of less than 3.9 or less than 3,
• - Reduction of the so-called "size effect" in future wirings, according to which the ohmic resistance of copper interconnects increases more than purely by the scaling expected from 90 nm (nanometer) technology.
• Reduction of the reliability losses, in particular caused by current-density / resistance-critical interconnect / via junctions,
• - Yield losses and complicated process control with narrow "process windows", in particular by reducing the required number of bag-imitating vias and using the less demanding "single damascene architecture"

ImFolgenden werden Ausführungsbeispiele derErfindung an Hand der beiliegenden Zeichnungen erläutert. Darinzeigen:in theBelow are embodiments of theInvention with reference to the accompanying drawings. In thisdemonstrate:

1 einenQuerschnitt durch die Metallisierung einer integrierten Schaltungsanordnung, 1 a cross section through the metallization of an integrated circuit arrangement,

2 eineräumlicheAnsicht der Metallisierung einer integrierten Schaltungsanordnung, 2 a spatial view of the metallization of an integrated circuit,

3 einein einer Metallisierung angeordnete Spule bzw. Induktivität, 3 a coil or inductance arranged in a metallization,

4 einein einer Metallisierung angeordnete integrierte Koaxialleitung, 4 an integrated coaxial line arranged in a metallization,

5 einein einer Metallisierung angeordnete Spule, und 5 a coil disposed in a metallization, and

6 einenQuerschnitt durch eine Metallisierung mit integriertem Kondensator. 6 a cross section through a metallization with integrated capacitor.

1 zeigteinen Querschnitt durch die Metallisierung einer integrierten Schaltungsanordnung10.Der Querschnitt liegt in einer Ebene, in der auch die Normalenrichtungder Hauptflächeeines Substrats20 liegt, das eine Vielzahl integrierterBauelemente enthält,beispielsweise integrierter Bipolartransistoren oder Feldeffekttransistoren. 1 shows a cross section through the metallization of an integrated circuit arrangement 10 , The cross section lies in a plane in which the normal direction of the main surface of a substrate 20 which contains a plurality of integrated components, for example integrated bipolar transistors or field-effect transistors.

Einkartesisches Koordinatensystem12 hat eine x-Achse14,eine y-Achse16 und eine z-Achse18. Der in1 gezeigteQuerschnitt liegt in der x-z-Ebene. Die Hauptfläche des Substrats20 liegt dagegenin der x-y-Ebene. Im Zusammenhang mit den2 bis6 sindjeweils Koordinatensysteme112,212,312,412 bzw.512 gezeigt,für deren Lagedas zum Koordinatensystem12 Gesagte gilt.A Cartesian coordinate system 12 has an x-axis 14 , a y-axis 16 and a z-axis 18 , The in 1 cross section shown lies in the xz plane. The main surface of the substrate 20 lies in the xy plane. In connection with the 2 to 6 are each coordinate systems 112 . 212 . 312 . 412 respectively. 512 shown for their location that to the coordinate system 12 The above applies.

Unmittelbar über demSubstrat20 enthältdie Schaltungsanordnung10 eine Kontaktlage22,die unter anderem Kontakte K2, K4, K6, K8, K10 und K12 enthält. DieKontakte K2 bis K12 dienen dem vertikalen Stromtransport. Beispielsweisewerden die Kontakte K2 bis K12 aus Wolfram einschließlich einer elektrischleitfähigenAuskleidungsschicht aus einem anderen Material als Wolfram gebildet.Die Kontakte K2 bis K12 haben alle die gleichen lateralen Abmessungen.Immediately above the substrate 20 contains the circuitry 10 a contact position 22 which contains, inter alia, contacts K2, K4, K6, K8, K10 and K12. The contacts K2 to K12 are used for vertical current transport. For example, the contacts K2 to K12 are formed of tungsten including an electrically conductive lining layer of a material other than tungsten. The contacts K2 to K12 all have the same lateral dimensions.

BeimHerstellen der Kontaktlage22 wird eine elektrisch isolierendeIsolierschicht24 aufgebracht, beispielsweise aus Siliziumdioxid.In die Isolierschicht24 werden mit Hilfe eines fotolithografischen VerfahrensKontaktlöcherfür dieKontakte K2 bis K12 geätzt.Anschließendwird das Material zur Auskleidung der Kontaktlöcher abgeschieden. Danach folgt dieAbscheidung der Metallisierung fürdie Kontakte K2 bis K12. Anschließend wird beispielsweise ein CMP-Schrittdurchgeführt,bei dem dasjenige Material der Auskleidungsschicht und Kontaktmaterialabgetragen wird, das außerhalbder Kontaktlöcherfür dieKontakte K2 bis K12 liegt. Nach dem Planarisieren wird eine elektrischisolierende Hilfsschicht26 abgeschieden, die im Vergleichzur Dicke der Isolierschicht24 dünn ist. Beispielsweise liegtdie Dicke der Isolierschicht24 im Bereich von 100 nm bis500 nm. Die Dicke der Hilfsschicht26 liegt beispielsweiseim Bereich von 30 nm bis 70 nm. Die Hilfsschicht26 dientals Ätzstoppschichtund/oder als Barriereschicht gegen Kupferdiffusion. Ein geeignetesMaterial fürdie Hilfsschicht26 ist beispielsweise Siliziumnitrid.When making the contact position 22 becomes an electrically insulating insulating layer 24 applied, for example of silicon dioxide. In the insulating layer 24 are etched using a photolithographic process contact holes for the contacts K2 to K12. Subsequently, the material is deposited to cover the contact holes. This is followed by the deposition of the metallization for the contacts K2 to K12. Subsequently, a CMP step is performed, for example, in which the material of the lining layer and contact material is removed, which is outside the contact holes for the contacts K2 to K12. After planarization, an electrically insulating auxiliary layer 26 deposited, compared to the thickness of the insulating layer 24 is thin. For example, the thickness of the insulating layer is 24 in the range of 100 nm to 500 nm. The thickness of the auxiliary layer 26 is for example in the range of 30 nm to 70 nm. The auxiliary layer 26 serves as etch stop layer and / or as barrier layer against copper diffusion. A suitable material for the auxiliary layer 26 is for example silicon nitride.

Nachdem Abscheiden der Hilfsschicht26 wird eine Isolierschicht30 auseinem elektrisch isolierenden Material mit einer Schichtdicke abgeschieden,die beispielsweise im Bereich von 200 nm bis 500 nm liegt. Mit Hilfeeines fotolitho grafischen Verfahrens werden Gräben und Aussparungen bzw. Löcher für Leitstruktureneiner Metallisierungslage28 erzeugt, die im Folgendenauch als Metallisierungslage1 bezeichnet wird. Die Leitstrukturenin der Metallisierungslage28 haben voneinander verschiedene Abmessungenin x-Richtung. Außerdemhaben die Leitstrukturen auch voneinander verschiedene Abmessungenin y-Richtung. Beim Ätzender Gräben bzw.Aussparungen fürdie Leitstrukturen der Metallisierungslage28 wird dieHilfsschicht26 durchbrochen, weil etwas überätzt wird.Danach werden in der üblichenDamascene-Technik unter anderem lokale Leitbahnen34,36 und38 sowieein Via40 erzeugt. Die Leitbahn34 erstrecktsich in x-Richtung und verbindet die Kontakte K2 und K4. Die Leitbahn36 erstrecktsich dagegen in y-Richtung und dient zum Anschluss des KontaktesK6 an eine nicht dargestellte Leitstruktur oder an einen nicht dargestelltenKontakt der Kontaktlage22. Die Leitbahn38 erstrecktsich in x-Richtung und verbindet die Kontakte K8 und K10. Die Leitbahnen34,36 und38 habenbeispielsweise eine minimale laterale Breite im Bereich von 80 nm bis200 nm. Die Längeder Leitbahnen34,36 und38 ist jeweilsgrößer alsbeispielsweise 500 nm (Nanometer), jedoch kleiner als 1 μm (Mikrometer)und insbesondere kleiner als 10 μm.After depositing the auxiliary layer 26 becomes an insulating layer 30 deposited from an electrically insulating material with a layer thickness which is for example in the range of 200 nm to 500 nm. With the aid of a photolithographic process, trenches and recesses or holes for conductive structures of a metallization layer are formed 28 produced, which in the following also as Metallisierungslage 1 referred to as. The lead structures in the metallization layer 28 have different dimensions in x-direction. In addition, the lead structures also have different dimensions in the y-direction. During the etching of the trenches or recesses for the conductive structures of the metallization layer 28 becomes the auxiliary layer 26 broken because something is over-etched. Thereafter, in the usual damascene technique, among other local tracks 34 . 36 and 38 as well as a via 40 generated. The conductor track 34 extends in the x direction and connects the contacts K2 and K4. The conductor track 36 on the other hand extends in the y-direction and serves to connect the contact K6 to a conductive structure, not shown, or to a contact, not shown, of the contact layer 22 , The conductor track 38 extends in the x direction and connects the contacts K8 and K10. The interconnects 34 . 36 and 38 For example, have a minimum lateral width in the range of 80 nm to 200 nm. The length of the interconnects 34 . 36 and 38 is in each case greater than, for example, 500 nm (nanometers), but less than 1 μm (micrometers) and in particular less than 10 μm.

DasVia40 hat dagegen in x-Richtung und in y-Richtung diegleiche laterale Abmessung und dient zum Anschluss des Kontaktes12 aneine Leitbahn einer überder Metallisierungslage28 angeordneten Metallisierungslage42.Vor dem Erzeugen der Metallisierungslage42 wird wiederummit Hilfe eines CMP-Schrittesplanarisiert.The Via 40 on the other hand has the same lateral dimension in the x-direction and in the y-direction and serves to connect the contact 12 to a conductive track of one above the metallization 28 arranged metallization 42 , Before generating the metallization layer 42 is in turn planarized by means of a CMP step.

In1 sindaußerdemBodenflächeB2, B4, B6 und B8 sowie DeckflächenD2, D4, D6 bzw. D8 der Leitbahnen34,36,38 bzw.des Vias40 gezeigt. Die Deckflächen D2 bis D8 liegen im Ausführungsbeispielin einer Ebene. Die BodenflächenB2 bis B8 liegen dagegen aufgrund des besseren Ineinandergreifensder Kontaktlage22 in die Metallisierungslage28 inzwei Ebenen, wobei der Abstand zwischen den beiden Ebenen jedochkleiner als 50 nm und insbesondere kleiner als 20 nm ist. Innerhalbdieses Abstands greifen die Metallisierungslagen22 und28 ineinander.In 1 are also bottom surface B2, B4, B6 and B8 and top surfaces D2, D4, D6 and D8 of the interconnects 34 . 36 . 38 or the vias 40 shown. The top surfaces D2 to D8 are in the embodiment in a plane. The bottom surfaces B2 to B8, however, are due to the better meshing of the contact layer 22 in the metallization situation 28 in two planes, but the distance between the two planes is less than 50 nm and in particular less than 20 nm. Within this distance, the metallization layers 22 and 28 each other.

Nachdem CMP-Schritt wird eine Hilfsschicht32 abgeschieden,für derenMaterialzusammensetzung und Dicke das zur Hilfsschicht26 Gesagtegilt. Nach dem Abscheiden der Hilfsschicht32 wird eine weitereelektrisch isolierende Isolierschicht44 abgeschieden,die im Ausführungsbeispieldicker als die Isolierschicht30 ist, beispielsweise ummindestens 50 nm. In der Isolierschicht44 werden mit Hilfeeines einfachen Damascene-Verfahrens unter anderem Leitbahnen48 und50 derMetallisierungslage42 erzeugt. Die Metallisierungslage42 enthält außerdem auchnicht dargestellte Vias. Die Leitstrukturen48,50 sindwie im Übrigenauch die Leitstrukturen34 bis40 mit einer Auskleidungsschichtausgekleidet, die eine Kupferdiffusionsbarriere ist, beispielsweisemit einer Tantalnitridschicht. Die Leitbahn48 erstrecktsich in x-Richtung und hat bis auf Bearbeitungstoleranzen die gleicheLänge wiedie Leitbahn34. Somit dient die Leitbahn48 zumvertikalen Stromtransport zwischen der Leitbahn34 undeiner überder Leitbahn48 angeordneten Leitstruktur der nächsthöheren Metallisierungslage52,sowie zum lateralen Stromtransport zwischen den Kontakten K3 undK4. Die Leitbahn50 erstreckt sich in y-Richtung und dientzum Anschluss des Vias40.After the CMP step becomes an auxiliary layer 32 deposited, for the material composition and thickness of the auxiliary layer 26 The above applies. After depositing the auxiliary layer 32 becomes another electrically insulating insulating layer 44 deposited, which in the embodiment thicker than the insulating layer 30 is, for example, at least 50 nm. In the insulating layer 44 will be using a simple damascene procedure among others meridians 48 and 50 the metallization situation 42 generated. The metallization situation 42 contains also not shown vias. The lead structures 48 . 50 are, by the way, also the lead structures 34 to 40 lined with a lining layer which is a copper diffusion barrier, for example with a tantalum nitride layer. The conductor track 48 extends in the x-direction and has the same length as the track except for machining tolerances 34 , Thus, the conductive path is used 48 for vertical current transport between the interconnect 34 and one above the interconnect 48 arranged Leitstruktur the next higher metallization 52 , as well as the lateral current transport between the contacts K3 and K4. The conductor track 50 extends in the y-direction and serves to connect the vias 40 ,

Nacheinem CMP-Schritt wird wiederum eine Hilfsschicht46 abgeschieden,für derenMaterialzusammensetzung und Dicke das zur Hilfsschicht26 Gesagtegilt. Anschließendwird eine elektrisch isolierende Isolierschicht54 abgeschieden,die beispielsweise die gleiche Dicke wie die Isolierschicht44 oder eineum 50 nm größere Dickeals die Isolierschicht44 hat. In der Isolierschicht54 werdenmit Hilfe eines einfachen Damascene-Verfahrens Aussparungen für Leitbahnenund Vias erzeugt, siehe beispielsweise die Aussparung für eine Leitbahn58.Nach einer elektrolytischen Kupferabscheidung folgt wiederum einCMP-Schritt.After a CMP step again becomes an auxiliary layer 46 deposited, for the material composition and thickness of the auxiliary layer 26 The above applies. Subsequently, an electrically insulating insulating layer 54 deposited, for example, the same thickness as the insulating layer 44 or a thickness 50 nm greater than the insulating layer 44 Has. In the insulating layer 54 By means of a simple damascene process, recesses are created for interconnects and vias, see, for example, the recess for a conductive path 58 , After an electrolytic copper deposition again follows a CMP step.

Anschließend wirdeine elektrisch isolierende Hilfsschicht56 aufgebracht,für derenMaterialbeschaffenheit und Dicke das zur Hilfsschicht26 Gesagtegilt.Subsequently, an electrically insulating auxiliary layer 56 applied, for their material properties and thickness to the auxiliary layer 26 The above applies.

Danachwird eine elektrisch isolierende Isolierschicht62 einerMetallisierungslage60 aufgebracht, in der sowohl Viasals auch Leitbahnen, z.B.66,68, hergestelltwerden. Die Leitstrukturen der Metallisierungslage60 werdenebenfalls mit Hilfe eines einfachen Damascene-Verfahrens hergestellt.Thereafter, an electrically insulating insulating layer 62 a metallization layer 60 applied, in which both vias and interconnects, eg 66 . 68 , getting produced. The lead structures of the metallization layer 60 are also made using a simple damascene process.

Nacheinem nächstenCMP-Schritt wird eine Hilfsschicht64 aufgebracht, für die daszur Hilfsschicht26 Gesagte gilt. Danach wird eine Isolierschicht72 aufgebracht,in der Leitstrukturen74 und76 einer Metallisierungslage70 erzeugtwerden. Weitere Metallisierungslagen80 sind durch Punkteangedeutet.After a next CMP step becomes an auxiliary layer 64 applied, for that to the auxiliary layer 26 The above applies. Thereafter, an insulating layer 72 applied, in the lead structures 74 and 76 a metallization layer 70 be generated. Other metallization layers 80 are indicated by dots.

DieLeitbahn58 verläuftin x-Richtung und grenzt mit ihrem linken Ende an die Leitbahn48 an. Einmittlerer Teil der Leitbahn58 grenzt an die Leitbahn66 an.Das rechte Ende der Leitbahn58 grenzt an die in x-Richtungverlaufende Leitbahn68 an.The conductor track 58 runs in the x-direction and borders with its left end to the track 48 at. A middle part of the track 58 is adjacent to the Leitbahn 66 at. The right end of the track 58 Adjacent to the running in the x-direction interconnect 68 at.

DieLeitbahn74 verläuftin y-Richtung. Die Leitbahn76 verläuft in x-Richtung und grenztmit ihrem linken Ende an einen rechten Teil der Leitbahn68 an.Abschnitte AB1 bis AB3 der Leitbahn68 bzw. der Leitbahn58 grenzenan keine weiteren Leitstrukturen an. Die Abschnitte AB1, AB2 undbzw. AB3 haben jeweils eine Länge,die mindestens das Fünffacheder Breite der Leitbahn58 bzw.68 beträgt.The conductor track 74 runs in the y direction. The conductor track 76 runs in the x-direction and borders with its left end on a right part of the interconnect 68 at. Sections AB1 to AB3 of the interconnect 68 or the interconnect 58 do not interfere with any other lead structures. The sections AB1, AB2 and AB3 each have a length which is at least five times the width of the track 58 respectively. 68 is.

Somitliegen die Kontaktlage22, sowie die Metallisierungslagen28,42,52,60,70,80 parallel zurHauptflächedes Substrats20 in x-y-Ebenen.Thus, the contact position 22 , as well as the metallization layers 28 . 42 . 52 . 60 . 70 . 80 parallel to the main surface of the substrate 20 in xy-planes.

2 zeigteine räumlicheAnsicht der Metallisierung einer integrierten Schaltungsanordnung110,die wie die Schaltungsanordnung10 mehrere aufeinanderfolgendeLeitbahnlagen M1 bis M5 enthält.Die Leitstrukturen der Schaltungsanordnung110 sind ebenfallsin einfach Damascene-Technik hergestellt, so dass auf die diesbezüglichenErläuterungenzur1 verwiesen wird. 2 shows a spatial view of the metallization of an integrated circuit arrangement 110 that like the circuitry 10 contains several successive Leitbahnlagen M1 to M5. The conductive structures of the circuit arrangement 110 are likewise manufactured in simply Damascene technique, so that on the relevant explanations to the 1 is referenced.

DieSchaltungsanordnung110 enthält ebenfalls ein Halbleitersubstrat120,beispielsweise aus einkristallinem Silizium. Zwischen dem Halbleitersubstrat120 undeiner ersten in2 dargestellten Metallisierungslagebefindet sich eine Kontaktlage122, die beispielsweisewie die Kontaktlage22 aufgebaut ist. In der darüber liegendenMetallisierungslage M1 ist eine in y-Richtung verlaufende Leitbahn124 dargestellt.In einer überder Metallisierungslage M1 angeordneten Metallisierungslage M2 istunter anderem eine Leitbahn126 angeordnet, die drei aufeinanderfolgendeAbschnitte A2, A4 und A6 hat, wobei die beiden Abschnitte A2 undA6 in y-Richtung liegen. Der Abschnitte A4 verbindet die AbschnitteA2 und A6 an ihren Enden und verläuft in x-Richtung. Der AbschnittA6 ist beispielsweise längerals der Abschnitt A2.The circuit arrangement 110 also contains a semiconductor substrate 120 , For example, single-crystal silicon. Between the semiconductor substrate 120 and a first in 2 shown metallization is a contact layer 122 for example, like the contact position 22 is constructed. In the overlying metallization layer M1 is a running in the y direction interconnect 124 shown. In a metallization layer M2 arranged above the metallization layer M1, inter alia a conductive track is provided 126 arranged having three consecutive sections A2, A4 and A6, wherein the two sections A2 and A6 lie in the y-direction. The section A4 connects the sections A2 and A6 at their ends and extends in the x direction. For example, section A6 is longer than section A2.

Ineiner überder Metallisierungslage M2 angeordneten Metallisierungslage M3 sindzwei Leitbahnen128 und130 dargestellt. Die Leitbahn128 erstrecktsich in y-Richtung von einem mittleren Teil des Abschnitts A4, anden sie auch angrenzt. Die Leitbahn130 erstreckt sichdagegen in x-Richtung vom freien Ende des Abschnitts A6 ausgehend,an den sie auch angrenzt. Beispielsweise enthält die MetallisierungslageM3 auch ein Via140 am freien Ende des Abschnitts A2 anStelle der Leitbahn128.In a metallization layer M3 arranged above the metallization layer M2, there are two interconnects 128 and 130 shown. The conductor track 128 extends in the y-direction of a central part of the section A4, to which it also adjoins. The conductor track 130 On the other hand, it extends in the x-direction from the free end of the section A6, to which it also adjoins. For example, the metallization layer M3 also includes a via 140 at the free end of section A2 instead of the track 128 ,

DieMetallisierungslage M4 enthälteine Leitbahn132, die Abschnitte A10, A12, A14 und A16enthält,die in dieser Reihenfolge in y-Richtung, in x-Richtung, in y-Richtungund in x-Richtung liegen und die etwa 3/4 eines Rechteck- oder Quadratrahmensbilden. Der Abschnitt A16 grenzt an die Leitbahn128 an.Alternativ grenzt das Via140 an den Abschnitt A10 an.The metallization layer M4 contains a conductive path 132 , which includes sections A10, A12, A14 and A16, which are in this order in the y-direction, in the x-direction, in the y-direction and in the x-direction and which form about 3/4 of a rectangular or square frame. Section A16 is adjacent to the interconnect 128 at. Alternatively, the Via borders 140 to section A10.

Inder überder Metallisierungslage M4 angeordneten Metallisierungslage M5 isteine Leitbahn134 dargestellt, die in dieser ReihenfolgeAbschnitte A20, A22, A24 und A26 enthält. Die Abschnitte A20 bisA26 haben in der Metallisierungslage M4 die gleiche Lage wie dieAbschnitte A10 bis A16 in der Metallisierungslage M3, wobei einegleiche x,y-Position in beiden Lagen als Bezugspunkt dient. Somitliegt beispielsweise der Abschnitt A20 unmittelbar oberhalb desAbschnitts A10 und grenzt entlang seiner gesamten Länge an diesenAbschnitt A10 an. Damit bilden die Leitbahnen132 und134 einesogenannte "gedoppelte" Leitbahn, derenLeitungsquerschnitt im Vergleich zu dem Querschnitt einer Leitbahn132 bzw.134 vergrößert ist,z.B. verdoppelt. Bei anderen Ausführungsbeispielen werden auchdreifach oder mehr als dreifach übereinanderangeordnete Leitbahnen verwendet, beispielsweise für Leitungen, über diegroßeStrömefließen,insbesondere fürVersorgungsspannungsleitungen.In the metallization layer M5 arranged above the metallization layer M4, there is a conductive path 134 shown in this order sections A20, A22, A24 and A26. The sections A20 to A26 have the same position in the metallization layer M4 as the sections A10 to A16 in the metallization layer M3, with a same x, y position in both layers as a reference point. Thus, for example, the portion A20 is located immediately above the portion A10 and adjoins this portion A10 along its entire length. This forms the interconnects 132 and 134 a so-called "doubled" interconnect whose cross section compared to the cross section of a conductive path 132 respectively. 134 is increased, eg doubled. In other embodiments, triple or more than three superimposed interconnects are used, for example, for lines over which large currents flow, in particular for supply voltage lines.

AlsGrenze zwischen den Abschnitten einer Leitbahn lässt sich beispielsweise dieVerbindungsflächezwischen innerer und äußerer Kantean einer Stelle festlegen, an der die Leitbahn ihren Verlauf ändert, siehebeispielsweise Hilfslinie136. Längenangaben lassen sich dannbeispielsweise auf eine mittlere Länge an dieser Hilfslinie136 beziehen.As a boundary between the sections of a conductor track, for example, the connection surface between inner and outer edge can be set at a point at which the track changes its course, see, for example, auxiliary line 136 , Lengths can then be, for example, to an average length at this auxiliary line 136 Respectively.

AlleMetallisierungslagen M1 bis M5 enthalten bspw. außerdem nichtdargestellte Via-Leitstrukturen, die nur dem vertikalen Stromtransportdienen und die beispielsweise in x-Richtung und y-Richtung die gleicheAbmessung haben. Alternativ sind keine Vias in den MetallisierungslagenM1 bis M5 vorhanden.AllMetallization layers M1 to M5 do not contain, for example, moreoverillustrated via-Leitstrukturen, only the vertical current transportserve and the example in the x-direction and y-direction the sameHave dimension. Alternatively, there are no vias in the metallization layersM1 to M5 available.

Die1 und2 zeigendie Lösung schematisch.Die Auswahl der Ebenen, in denen die Erfindung umgesetzt wird, kannje nach Technologie, Notwendigkeit, Anforderungen und zu integrierenden Bauelementenindividuell getroffen werden. Bevorzugt erfolgt die Anwendung ineiner oder mehrerer Lagen der „globalinterconnects",z. B. bei power rails oder power grids (digitale Schaltungsblöcke), power Bus-Leitungen,ESD-Bussen (ElectroStatic Dicharge) (analog/mixed Signal Schaltungsblöcke), 3DVerdrahtung (koaxial), Induktivitäten, HF-Leitbahnen (Hochfrequenz) etc. Sie istaber auch bei „localinterconnects" einsetzbar,z.B. Anschlüssevon ESD-Schutzelementen(Elektro Static Discharge), und dort unter bestimmten Aspekten hilfreich.The 1 and 2 show the solution schematically. The selection of the levels at which the invention is implemented may be tailored to the technology, need, requirements, and components to be integrated. The application preferably takes place in one or more layers of the "global interconnects", for example in the case of power rails or power grids (digital circuit blocks), power bus lines, ESD busses (electrostatic static frame) (analog / mixed-signal circuit blocks). It can also be used with "local interconnects", eg connections of ESD protection elements (Elektro Static Discharge), and there under certain aspects helpful.

3 zeigteine in einer Metallisierung einer integrierten Schaltungsanordnung210 angeordnete Spule221 bzw.Induktivität.Es werden zur Herstellung der Schaltungsanordnung210 zunächst Prozessschrittezur Herstellung mikroelektronischer Devices auf einem Substrat220,wie z. B. Si-Wafern, durchgeführt.Danach werden nicht dargestellte Kontakte einer Kontaktlage erzeugt.Anschließendwerden eine Metallisierungslage M1a und eine MetallisierungslageM2a erzeugt, z.B. mit zwei nacheinander ausgeführten einfach Damascene-Verfahren.In3 ist eine Leitbahn222 der Metallisierungslage M1adargestellt, die in y-Richtung ausgerichtet ist und die eine Zuleitungzu der Spule221 bildet. 3 shows one in a metallization of an integrated circuit arrangement 210 arranged coil 221 or inductance. It will be used to manufacture the circuit arrangement 210 First, process steps for the production of microelectronic devices on a substrate 220 , such as As Si wafers performed. Thereafter, not shown contacts a contact layer are generated. Subsequently, a metallization layer M1a and a metallization layer M2a are produced, for example with two sequentially performed single damascene methods. In 3 is a conductive path 222 the metallization layer M1a is shown, which is aligned in the y direction and the one feed line to the coil 221 forms.

DieMetallisierungslage M2a enthältunter anderem ein Via224, das an das eine Ende der Leitbahn222 grenzt.Eine in3 nicht dargestellte Leitbahnder Metallisierungslage M2a liegt zwischen dem anderen Ende derLeitbahn222 und der Wicklung der Spule221.The metallization layer M2a contains inter alia a via 224 that is at one end of the track 222 borders. An in 3 not shown interconnect of the metallization M2a is located between the other end of the interconnect 222 and the winding of the coil 221 ,

DieErzeugung einer nächstenMetallisierungslage M3a erfolgt bspw. in Single-Damascene(SD)-Architekturdurch Abscheidung einer IMD-Schicht (Inter Metall Dielektrikum),z.B. aus SiO₂ oder low-k Material, und optionaleretch-stop-, ARC- (Anti Reflection Coating) und hard mask-Schichten mittelsder an Hand der1 erläuterten Verfahren. Es folgtdie Erzeugung von Gräbenfür eineLeitbahn226 mittels gängigerBelackungs-, Lithographie-, Ätz-Strip-und Reinigungsschritten. Die Gräbenhaben bspw. eine Tiefe im Bereich von 0,5 Mikrometern bis zu 2 Mikrometer.Die Breite der Gräbenliegt bspw. in dem gleichen Bereich. Die bekannte Abscheidung vonBarriere und Leitbahnmaterial sowie nachfolgende CMP- und Reinigungsschrittesowie Abscheidung einer dielektrischen Deckschicht (cap) beendendie Erzeugung der Metallisierungslage M3a in SD Architektur mitentspannter Geometrie. Das innere Ende der Leitbahn226 grenztan die in3 durch die Spulenwindungenverdeckte Leitbahn der Spule221 in der MetallisierungslageM2a an. Außerdemwird in der Metallisierungslage M3a ein Via228 an dergleichen Position wie das Via224 in der MetallisierungslageM2a erzeugt.The generation of a next metallization layer M3a takes place, for example, in single-damascene (SD) architecture by deposition of an IMD layer (intermetal dielectric), eg of SiO₂ or low-k material, and optional etch-stop, ARC ( Anti Reflection Coating) and hard mask layers by means of the on 1 explained method. This is followed by the creation of trenches for a track 226 by means of common coating, lithography, etching-stripping and cleaning steps. For example, the trenches have a depth in the range of 0.5 microns to 2 microns. The width of the trenches is, for example, in the same area. The known deposition of barrier and conductive material and subsequent CMP and cleaning steps and deposition of a dielectric cap layer (cap) terminate the generation of the metallization layer M3a in SD architecture with relaxed geometry. The inner end of the interconnect 226 adjoins the in 3 through the coil turns hidden track of the coil 221 in the metallization M2a. In addition, in the metallization layer M3a, a via 228 at the same position as the via 224 generated in the metallization M2a.

EineMetallisierungslage M4a ersetzt an dieser Stelle eine Ebene bzw.Lage mit diskreten Vias. Die lateralen Abmessungen der vierten MetallisierungslageM4a sind an der Stelle der zu erzeugenden Spule jenen der MetallisierungslageM3a angepasst, an anderen Stellen sind sie beliebig (im Rahmen der Designregeln)wählbar.Die Grabentiefe liegt wiederum innerhalb des oben angegebenen Bereichs.Der Ablauf der Herstellungsschritte für die Metallisierungslage M4ain SD Architektur entspricht im Wesentlichen der Beschreibung für die MetallisierungslageM3a. In der Metallisierungslage M4a wird eine Leitbahn230 erzeugt,die den gleichen Verlauf wie die Leitbahn226 hat und diein ihrem gesamten Verlauf an die Leitbahn2226 grenzt.Weiterhin enthält dieMetallisierungslage M4a ein Via232 oberhalb des Vias228.A metallization layer M4a replaces a plane or layer with discrete vias at this point. The lateral dimensions of the fourth metallization layer M4a are matched to those of the metallization layer M3a at the location of the coil to be produced; in other places they are arbitrary (within the design rules). The trench depth is again within the range specified above. The sequence of the production steps for the metallization layer M4a in SD architecture substantially corresponds to the description for the metallization layer M3a. In the metallization layer M4a becomes a conductive path 230 generates the same course as the interconnect 226 has and in its entire course to the Leitbahn 2226 borders. Furthermore, the metallization layer M4a includes a via 232 above the vias 228 ,

UnterNutzung des modularen Aufbaus wird eine Metallisierungslage M5amit den gleichen Prozessschritten ebenfalls in SD Architektur erzeugt.Die Dimensionen sind analog zu den Schritten vorher. Dabei wirdeine Leitbahn234 erzeugt, die im Bereich der Spule221 dengleichen Verlauf wie die Leitbahn230 hat und die außerdem denanderen Anschluss der Spule221 bildet. Die MetallisierungslageM5a enthältaußerdemein Via236, das oberhalb des Vias232 angeordnetist.Using the modular design, a metallization layer M5a with the same process steps is also produced in SD architecture. The dimensions are analogous to the steps before. This is a conductive path 234 generated in the area the coil 221 the same course as the Leitbahn 230 and that also has the other connection of the coil 221 forms. The metallization layer M5a also includes a via 236 that is above the vias 232 is arranged.

Wiein3 zu sehen ist, wurde so eine integrierte Spule221 erzeugt,die bspw. eine Wicklungshöheim Bereich von 1,5 Mikrometer bis 6 Mikrometer hat, wie sie in klassischerDual-Damascene-Architekturnur schwierig und unter hohem Kostenaufwand realisiert werden kann.Der Wicklungsquerschnitt, d.h. die Breite mal die Höhe, istdeutlich größer alsbei einem vergleichbaren Bauelement in Standard-Architektur. Konkretbeträgtdie Höheder Wicklung das Dreifache, mindestens aber das Anderthalbfacheeiner vergleichbaren Spule in Standard-Architektur. Damit ermöglicht siebei sonst gleichen Dimensionen deutlich höhere physikalische Güte-Werteals die Referenzspule. Alternativ könnte mit der erfindungsgemäßen Architektureine Spule mit zum Standard vergleichbarer Güte durch geringere lateraleAbmessungen erhalten werden, was deutliche Flächenersparnisse bringen würde. DieZu- und Ableitung der Anschlüsseerfolgt bspw. in der obersten, d.h. hier in der MetallisierungslageM5a, bzw. in der unteren (hier ersten) Lage mit Hilfe eines „underpasses".As in 3 It has become an integrated coil 221 which, for example, has a winding height in the range of 1.5 microns to 6 microns, as can be realized in classic dual Damascene architecture difficult and at high cost. The winding cross section, ie the width times the height, is significantly larger than in a comparable device in standard architecture. Specifically, the height of the winding is three times, but at least one and a half times that of a comparable coil in standard architecture. In other words, it enables significantly higher physical quality values than the reference coil with otherwise identical dimensions. Alternatively, with the architecture according to the invention, a coil with quality comparable to the standard could be obtained by smaller lateral dimensions, which would bring significant savings in area. The supply and discharge of the connections takes place, for example, in the uppermost, ie here in the metallization M5a, or in the lower (here first) position with the help of an "underpasses".

DieSpule221 hat 1¾ Windungen,welche durch aufeinanderfolgende Abschnitte A, B, C, D, E, F undG der Dreifachleitbahn226,230 und234 gebildetwerden. Die Abschnitte A, C, E und G erstrecken sich in y-Richtungund haben in der genannten Reihenfolge abnehmende Längen. DieAbschnitte B, D und F erstrecken sich dagegen in x-Richtung undhaben in dieser Reihenfolge ebenfalls abnehmende Längen. DieBreite der Leitbahnen226,230 und243 liegtbspw. im Bereich von 1 Mikrometer bis zu 10 Mikrometer. Die Länge derLeitbahn226,230 bzw.243 liegt jeweilsbspw. im Bereich von 10 Mikrometer bis zu 500 Mikrometer.The sink 221 has 1¾ turns, which pass through successive sections A, B, C, D, E, F and G of the triple track 226 . 230 and 234 be formed. The sections A, C, E and G extend in the y direction and have decreasing lengths in the order named. The sections B, D and F, however, extend in the x direction and also have decreasing lengths in this order. The width of the interconnects 226 . 230 and 243 is, for example, in the range of 1 micrometer to 10 micrometers. The length of the track 226 . 230 respectively. 243 is in each case, for example, in the range of 10 microns to 500 microns.

Dieweitere Prozessierung und Fertigstellung der Schaltung erfolgt mitden üblichenMethoden und Verfahren.Thefurther processing and completion of the circuit takes place withthe usualMethods and procedures.

Beianderen Ausführungsbeispielenliegt die Spule221 in anderen Metallisierungslagen bzw.die Wicklung liegt nur in zwei, vier oder mehr als vier Metallisierungslagen.In other embodiments, the coil is located 221 in other metallization layers or the winding is only in two, four or more than four metallization layers.

4 zeigteine in einer Metallisierung einer integrierten Schaltungsanordnung310 angeordnete Koaxialleitung321.Zunächstwerden Prozessschritte zur Herstellung mikroelektronischer Bauelementeauf einem Substrat320, wie z. B. einem Silizium-Wafer, ausgeführt. Esfolgt die Erzeugung von in4 nicht dargestelltenKontakten und einer metallischen Metallisierungslage M1b mit denbekannten Vorgehensweisen der Technik. An der Stelle der Koaxialleitung321 isteine die Bodenplatte der Koaxialleitung321 bildende Leitbahn322 mitrechteckigem Umriss besonders breit ausgeführt, z.B. mit einer Breiteim Bereich von 10 Mikrometern bis 20 Mikrometern, insbesondere miteiner Breite von 14 μm. 4 shows one in a metallization of an integrated circuit arrangement 310 arranged coaxial line 321 , First, process steps for the production of microelectronic components on a substrate 320 , such as As a silicon wafer executed. It follows the generation of in 4 not shown contacts and a metallic Metallisierungslage M1b with the known techniques of the art. In the place of the coaxial line 321 one is the bottom plate of the coaxial line 321 forming interconnect 322 with a rectangular outline executed particularly wide, for example with a width in the range of 10 microns to 20 microns, in particular with a width of 14 microns.

Esfolgt die Erzeugung einer Metallisierungslage M2b in Single Damascene(SD) Architektur durch Abscheidung einer IMD-Schicht (SiO2 oder low-k Material) undoptionaler etch-stop-, ARC- und hard mask-Schichten mittels gängiger Verfahren.Es folgt weiterhin die Erzeugung der Gräben bspw. mit den oben genanntenAbmessungen mittels gängiger Belackungs-,Lithographie-, Ätz-,Strip- und Reinigungsschritten. Die bekannte Abscheidung von Barriereund Leitbahnmaterial sowie nachfolgende CMP- und Reinigungsschrittesowie Abscheidung eines dielektrischen Caps beenden die Erzeugungder Metallisierungslage M2b in SD Architektur mit entspannter Geometrie.Die Breite der zweiten Metall-Lage ist an der Stelle der Koaxialleitungmit z.B. 2 μmdeutlich geringer als die der unteren Lage. Zwei Leitbahnen324,326 inder Metallisie rungslage M2b schließen bspw. bündig mit den Längsseitender Leitbahn322 ab.This is followed by the generation of a metallization layer M2b in single damascene (SD) architecture by deposition of an IMD layer (SiO2 or low-k material) and optional etch-stop, ARC and hard mask layers by means of common methods. Furthermore, the production of the trenches follows, for example, with the abovementioned dimensions by means of common coating, lithography, etching, stripping and cleaning steps. The known deposition of barrier and conductive material and subsequent CMP and cleaning steps and deposition of a dielectric cap terminate the generation of the metallization layer M2b in SD architecture with relaxed geometry. The width of the second metal layer is at the location of the coaxial line with eg 2 microns significantly lower than that of the lower layer. Two interconnects 324 . 326 Close in the metallization insurance M2b, for example, flush with the longitudinal sides of the track 322 from.

UnterAusnutzung des modularen Aufbaus wird eine Metallisierungslage M3bmit den gleichen Prozessschritten ebenfalls in SD Architektur erzeugt. Lage,Länge undBreite von Leitbahnen328 bzw.332 stimmen mitden in der Metallisierungslage M2b gewählten Werten für die Leitbahnen324 bzw.326 überein.Zusätzlichwird in der Maske fürdie Metallisierungslage M3b eine weitere, bspw. 2 μm breite Leitbahn330 vorgesehenund im Zuge der Prozessierung erzeugt. Die Leitbahn330 liegtmittig zwischen den beiden äußeren Leitbahnen328 und332 indieser Metallisierungslage M3b. Die Leitbahn330 erstrecktsich, wie die gesamte Koaxialleitung321 in x-Richtung,bspw. um mehr als 50 Mikrometer oder um mehr als 100 Mikrometer.Taking advantage of the modular structure, a metallization layer M3b with the same process steps is also produced in SD architecture. Position, length and width of interconnects 328 respectively. 332 agree with the values for the interconnects selected in metallization layer M2b 324 respectively. 326 match. In addition, in the mask for the metallization layer M3b another, for example. 2 microns wide interconnect 330 provided and generated in the course of processing. The conductor track 330 lies in the middle between the two outer channels 328 and 332 in this metallization M3b. The conductor track 330 extends like the entire coaxial line 321 in the x-direction, for example by more than 50 micrometers or by more than 100 micrometers.

Untererneuter Ausnutzung des modularen Aufbaus wird eine MetallisierungslageM4b mit den gleichen Prozessschritten ebenfalls in SD Architektur erzeugt.Lage, Längeund Breite von Leitbahnen324 bzw.332 stimmenmit den in der Metallisierungslage M2b gewählten Werten für die Leitbahn324 bzw.326 überein.Die Leitbahnen324,328 und334 bildendie eine Seitenwand der Koaxialleitung321. Die Leitbahnen326,332 und336 bildendagegen die andere Seitenwand der Koaxialleitung321.By reusing the modular design, a metallization layer M4b with the same process steps is also produced in SD architecture. Position, length and width of interconnects 324 respectively. 332 agree with the values for the interconnect selected in metallization layer M2b 324 respectively. 326 match. The interconnects 324 . 328 and 334 form the one side wall of the coaxial line 321 , The interconnects 326 . 332 and 336 on the other hand form the other side wall of the coaxial line 321 ,

Ebenfallsunter Ausnutzung des modularen Aufbaus wird eine MetallisierungslageM5b mit den gleichen Prozessschritten wiederum in SD Architekturerzeugt. Lage, Längeund Breite einer die Deckplatte der Koaxialleitung321 bildendenLeitbahn338 stimmen mit den in der MetallisierungslageM1b für dieLeitbahn322 gewähltenWerten überein.Damit ist eine in Umfangsrichtung vollständig geschlossene abschirmendeUmmantelung um die in der Metallisierungslage M3b angeordnete zentraleKoaxial-Leitbahn330 entstanden.Also taking advantage of the modular structure, a metallization layer M5b with the same process steps is again produced in SD architecture. Position, length and width of a cover plate of the coaxial line 321 forming interconnect 338 agree with those in the metallization layer M1b for the conductor track 322 selected values. This is a completely closed in the circumferential direction shielding sheath around the arranged in the metallization M3b central coaxial interconnect 330 emerged.

Inden beschriebenen Prozess-Schritten wurden Dimensionen nur für das geradeinteressierende Bauelement genannt. Selbstverständlich können, im Rahmen der Designregeln,an anderer Stelle auf dem Wafer Strukturen mit anderen lateralenDimensionen gefertigt werden, die zu anderen Schaltungsteilen gehören, insbesonderezu den an Hand der1 bis6 erläutertenSchaltungsanordnungen.In the process steps described, dimensions were only mentioned for the device of interest. Of course, in the context of the design rules, structures with other lateral dimensions, which belong to other circuit parts, in particular to those on the wafer, can be produced elsewhere on the wafer 1 to 6 explained circuit arrangements.

Dieweitere Prozessierung und Fertigstellung der Schaltung erfolgt mitden üblichenMethoden und Verfahren. Bei anderen Ausführungsbeispielen werden mehrals fünfMetallisierungslagen zur Herstellung der Koaxialleitung verwendet.Bspw. wird dann die abgeschirmte mittlere Leitung durch Leitbahnen inzwei Metallisierungslagen gebildet. Auch eine Koaxialleitung mitmehreren voneinander isolierten Innenleitern wird gemäß einemanderen Ausführungsbeispielgefertigt, wobei die Innenleiter in einer Metallisierungslage oderin mehreren Metallisierungslagen liegen und wobei die Ummantelungin einem Querschnitt senkrecht zur Längsachse der Koaxialleitung bspw.ein Quadrat oder ein Rechteck umschreibt. Bei anderen Ausführungsbeispielen ändert sichder Verlauf der Koaxialleitung, bspw. sowohl in x-Richtung als auchin y-Richtung. Auch die Abmessungen der Leitstrukturen in den einzelnenMetallisierungslagen M1b bis M5b sind wählbar, z.B. minimale laterale Breitender Leitbahnen fürdie Seitenwändebzw. für dieInnenleiter im Bereich von 0,1 Mikrometer bis 2 Mikrometer.Thefurther processing and completion of the circuit takes place withthe usualMethods and procedures. In other embodiments, morethan fiveMetallization layers used to produce the coaxial line.For example. is then the shielded middle line through interconnects informed two metallization layers. Also a coaxial line witha plurality of mutually insulated inner conductors is according to aother embodimentmanufactured, wherein the inner conductor in a metallization orlie in several metallization layers and wherein the sheathin a cross section perpendicular to the longitudinal axis of the coaxial line bspw.circumscribes a square or a rectangle. In other embodiments changesthe course of the coaxial line, for example. Both in the x direction andin the y direction. Also, the dimensions of the lead structures in the individualMetallization layers M1b to M5b are selectable, e.g. minimal lateral widthsthe interconnections forthe side wallsor for theInner conductor in the range of 0.1 microns to 2 microns.

5 zeigteine in einer Metallisierung einer integrierten Schaltungsanordnung410 angeordnete Spule421.Zunächstwerden Prozessschritte zur Herstellung mikroelektronischer Devicesauf einem Substrat420, wie z.B. auf einem Siliziumwafer, durchgeführt. Dannfolgt die Erzeugung von Kontakten einer nicht dargestellten Kontaktlageund von Leitstrukturen einer Metallisierungslage M1c und einer MetallisierungslageM2c mit den an Hand der3 erläuterten Techniken. Es entsteht einin der Metallisierungslage M1c eine Leitbahn422, die inihren Abmessungen, in ihrer Lage und in ihrem Material der Leitbahn222 entspricht.In der Metallisierungslage M2c entsteht unter anderem ein Via424,das dem Via224 entspricht. Eine Leitbahn425 entspricht deran Hand der2 erläuterten Leitbahn der MetallisierungslageM2a. 5 shows one in a metallization of an integrated circuit arrangement 410 arranged coil 421 , First, process steps for the production of microelectronic devices on a substrate 420 , such as on a silicon wafer. This is followed by the generation of contacts of a contact layer, not shown, and of lead structures of a metallization layer M1c and of a metallization layer M2c with those on hand 3 explained techniques. The result is a in the metallization M1c a conductive path 422 , in their dimensions, in their position and in their material of the track 222 equivalent. In the metallization layer M2c, inter alia, a via arises 424 that the Via 224 equivalent. A conductor track 425 corresponds to the hand of the 2 explained interconnect metallization M2a.

DieErzeugung der Metallisierungslage Mac erfolgt wie die Herstellungder Metallisierungslage M3a, wobei u.a. eine der Leitbahn226 entsprechendeLeitbahn426 der Spule421 sowie ein dem Via228 entsprechendesVia428 erzeugt werden. Als Leitbahnmaterialien für die Leitbahn426 kommenW oder Cu, aber auch Al, Au, Ag oder andere in Frage. Die MetallisierungslageMac ersetzt an dieser Stelle eine Ebene mit diskreten Vias.The production of the metallization layer Mac takes place in the same way as the production of the metallization layer M3a, where inter alia one of the interconnect 226 corresponding interconnect 426 the coil 421 as well as the Via 228 corresponding via 428 be generated. As interconnect materials for the interconnect 426 come W or Cu, but also Al, Au, Ag or others in question. The metallization layer Mac replaces a plane with discrete vias at this point.

EineMetallisierungslage M4c wird nun mittels RIE oder einer anderensubtraktiven Strukturierungstechnik erzeugt, wobei u.a. eine derLeitbahn230 entsprechende Leitbahn430 und eindem Via232 entsprechendes Via432 erzeugt werden.Unmittelbar im Anschluss an den zuvor erfolgten CMP-Prozess erfolgtdie Abscheidung einer Barrierenschicht bzw. eines Barriereschichtstapelswie TaN/Ti/TiN mit einer Dicke von bspw. 15 nm /10 nm /20 nm Dicke, gefolgtvon bspw. 2,8 μmAlCu und einer optionalen, bspw. ca. 40 nm dicken TiN-Schicht. DieAbscheidungen erfolgen sequentiell in einem PVD-Tool (Physical VaporDeposition) ohne Vakuumunterbrechung. Die lateralen Abmessungender vierten Metallisierungslage M4c sind an der Stelle der zu erzeugendenSpule421 jenen der Metallisierungslage Mac angepasst odergeringfügiggrößer alsjene, an anderen Stellen sind sie beliebig (im Rahmen der Designregeln)wählbar.Es schließtsich die Strukturierung des Metallschichtstapels bspw. in einemchlorhaltigen Plasma-RIE-Prozess (Cl₂/BCl₃-Chemie) mit bspw. Endpunktsdetektion an.A metallization layer M4c is now generated by RIE or another subtractive patterning technique, including one of the interconnect 230 corresponding interconnect 430 and one on the Via 232 corresponding via 432 be generated. Immediately following the previous CMP process, the deposition of a barrier layer or a barrier layer stack such as TaN / Ti / TiN with a thickness of, for example, 15 nm / 10 nm / 20 nm thickness, followed by, for example, 2.8 μm AlCu and an optional, eg about 40 nm thick TiN-layer. The depositions are carried out sequentially in a PVD (Physical Vapor Deposition) tool without vacuum interruption. The lateral dimensions of the fourth metallization layer M4c are at the location of the coil to be generated 421 those of the metallization layer Mac adapted or slightly larger than those in other places they are arbitrary (within the design rules) selectable. This is followed by the structuring of the metal layer stack, for example, in a chlorine-containing plasma RIE process (Cl₂ / BCl₃ chemistry) with, for example, endpoint detection.

Alternativkönnendanach erfolgen:

• a) die Abscheidung und Strukturierungbekannter Passivierungsschutzschichten wie SiO₂/Si₃N₄, oder
• b) die Abscheidung eines einebnenden Intermetalldielektrikumsaus bspw. PECVD-SiO₂ (Plasma Enhanced ChemicalVapor Deposition) und HDP-SiO₂ (High DensityPlasma) von ausreichender Gesamtdicke (hier: mind. 2,8 μm), dessen Planarisierungmittels CMP sowie die weitere Abscheidung eines einfachen PECVD-SiO₂ IMD's auf den erzeugtenplanen Untergrund. Deren Dicke wird gemäß der gewünschten Dicke der nachfolgendenMetall-Lage gewählt, diewiederum in Single-Damascene-Architektur erzeugt wird. Der Ablaufder Herstellungsschritte füreine optionale Metallisierungslage M5c in SD Architektur entsprichtim Wesentlichen der Beschreibung für die Metallisierungslage M3c,wobei eine der Leitbahn234 entsprechende Leitbahn434 undein dem Via236 entsprechendes Via436 erzeugtwerden.

Alternatively, you can do it afterwards:

• a) the deposition and patterning of known passivation protective layers such as SiO₂ / Si₃ N₄ , or
• b) the deposition of a leveling intermetal dielectric of, for example, PECVD-SiO₂ (Plasma Enhanced Chemical Vapor Deposition) and HDP-SiO₂ (High Density Plasma) of sufficient overall thickness (here: min. 2.8 μm), its planarization by means of CMP and the further deposition of a simple PECVD-SiO₂ IMD on the generated surface. Their thickness is chosen according to the desired thickness of the subsequent metal layer, which in turn is produced in single damascene architecture. The sequence of the fabrication steps for an optional metallization layer M5c in SD architecture substantially corresponds to the description for the metallization layer M3c, wherein one of the interconnect 234 corresponding interconnect 434 and one on the Via 236 corresponding via 436 be generated.

Wirddie Prozessierung gemäß der genanten Optiona) mit der Passivierungserzeugung beendet, so wurde eine integrierteSpule421 erzeugt mit einer Gesamt-Wicklungshöhe von bspw.4,0 μm,wie sie in klassischer Dual Damascene Architektur nur schwierigund unter hohem Kostenaufwand realisiert werden kann. Gleichzeitigkönnendurch entsprechende Öffnungen410 inder Passivierungsschicht von z.B. 60 × 80 μm² Aluminium-Pads442 freigelegtwerden, die fürbekannte Bond- oder Kontaktierzwecke genutzt werden. Die Aluminiumpadssind ebenfalls in der Metallisierungslage M4c angeordnet. Damitbietet sich diese Kombination aus Damascene- und RIE-Architekturfür diekostengünstigeErzeugung hochgütigerSpulen besonders an.If the processing according to the mentioned option a) ends with the passivation generation, then an integrated coil became 421 generated with a total winding height of, for example, 4.0 microns, as can be realized in classic dual Damascene architecture difficult and at high cost. At the same time can through corresponding openings 410 in the passivation layer of eg 60 × 80 μm² aluminum pads 442 exposed, which are used for known bonding or contacting purposes. The aluminum pads are also arranged in the metallization layer M4c. Thus, this combination of damascene and RIE architecture for the cost-effective production of high-quality coils particularly suitable.

Bezüglich derAnordnung von Abschnitten a bis g der Leitbahnen426,430 bzw.434 wirdauf die Abschnitte A bis G der Leitbahnen226,230 bzw.234 verwiesen,die oben an Hand der3 erläutert worden sind. Die weitereProzessierung und Fertigstellung der Schaltung erfolgt mit den üblichenMethoden und Verfahren.Regarding the arrangement of sections a to g of the interconnects 426 . 430 respectively. 434 is on the sections A to G of the interconnects 226 . 230 respectively. 234 referenced above on the hand of 3 have been explained. The further processing and completion of the circuit is carried out using the usual methods and procedures.

6 zeigteinen Querschnitt durch eine Metallisierung einer integrierten Schaltungsanordnung510,die einen Kondensator521 enthält. Die Kondensatoranordnung521 erstrecktsich bspw. übersechs Metallisierungslagen530 bis580, die indieser Reihenfolge unmittelbar aneinandergrenzen. Die Kondensatoranordnungenthält:

• – eineim Vergleich zu den mittleren Leitstrukturen der Kondensatoranordnung521 großflächige Leitstruktur582 inder Metallisierungslage530, wobei die Leitstruktur582 gleichzeitigeine Bodenplatte und eine Anschlussplatte für vertikale Elektroden derKondensatoranordnung521 bildet,
• – einim Vergleich zu den mittleren Leitstrukturen der Kondensatoranordnung521 großflächige Leitstruktur584 inder Metallisierungslage580, die bspw. die gleiche Fläche wiedie Leitstruktur582 hat und die die Deckplatte der Kondensatoranordnungbzw. die Anschlussplatte fürvertikale Elektroden der Kondensatoranordnung521 bildet,
• – eineerste vertikale Teil-Elektrode aus drei sich in z-Richtung erstreckendenLeitstrukturen600,602 und604, wobeidiese Leitstrukturen600,602 und604 inder genannten Reihenfolge in der Metallisierungslage540,550 bzw.560 liegenund gleiche x-Positionen haben. Die Leitstruktur600 grenztan die Leitstruktur582 an. Alle drei Leitstrukturen600,602 und604 sindjeweils mehr als fünfmal so lang wie breit.
• – einezweite vertikale Teil-Elektrode aus drei sich in z-Richtung erstreckendenLeitstrukturen610,612 und614, wobeidiese Leitstrukturen610,612 und614 inder genannten Reihenfolge in der Metallisierungslage550,560 bzw.570 liegenund gleiche x-Positionen haben. Die Leitstruktur614 grenztan die Leitstruktur584 an. Alle drei Leitstrukturen610,612 und614 sindjeweils mehr als fünfmal so lang wie breit.
• – einedritte vertikale Teil-Elektrode aus drei sich in z-Richtung erstreckendenLeitstrukturen620,622 und624, wobeidiese Leitstrukturen620,622 und624 inder genannten Rei henfolge in der Metallisierungslage540,550 und560 liegenund gleiche x-Positionen haben. Die Leitstruktur620 grenztan die Leitstruktur582 an. Alle drei Leitstrukturen620,622 und624 sindjeweils mehr als fünfmal so lang wie breit.
• – einevierte vertikale Teil-Elektrode aus drei sich in z-Richtung erstreckendenLeitstrukturen630,632 und634, wobeidiese Leitstrukturen630,632 und634 inder genannten Reihenfolge in der Metallisierungslage550,560 bzw.570 liegenund gleiche x-Positionen haben. Die Leitstruktur634 grenztan die Leitstruktur584 an. Alle drei Leitstrukturen630,632 und634 sindjeweils mehr als fünfmal so lang wie breit.
• – einefünftevertikale Teil-Elektrode aus drei sich in z-Richtung erstreckenden Leitstrukturen640,642 und6424,wobei diese Leitstrukturen640,642 und644 inder genannten Reihenfolge in der Metallisierungslage540,550 und560 liegenund gleiche x-Positionen haben. Die Leitstruktur640 grenztan die Leitstruktur582 an. Alle drei Leitstrukturen640,642 und644 sindjeweils mehr als fünfmal so lang wie breit.
• – einesechste vertikale Teil-Elektrode aus drei sich in z-Richtung erstreckendenLeitstrukturen650,652 und654, wobeidiese Leitstrukturen650,652 und654 inder genannten Reihenfolge in der Metallisierungslage550,560 bzw.570 liegenund gleiche x-Positionen haben. Die Leitstruktur654 grenztan die Leitstruktur584 an. Alle drei Leitstrukturen650,652 und654 sindjeweils mehr als fünfmal so lang wie breit.

6 shows a cross section through a metallization of an integrated circuit arrangement 510 that have a capacitor 521 contains. The capacitor arrangement 521 extends, for example, over six metallization layers 530 to 580 that are immediately adjacent in that order. The capacitor arrangement contains:

• - One compared to the middle conductive structures of the capacitor arrangement 521 large-scale conductive structure 582 in the metallization situation 530 , where the lead structure 582 simultaneously a bottom plate and a terminal plate for vertical electrodes of the capacitor assembly 521 forms,
• - One compared to the middle conductive structures of the capacitor arrangement 521 large-scale conductive structure 584 in the metallization situation 580 , for example, the same area as the lead structure 582 has and the cover plate of the capacitor assembly and the terminal plate for vertical electrodes of the capacitor assembly 521 forms,
• A first vertical sub-electrode of three guide structures extending in the z-direction 600 . 602 and 604 , where these lead structures 600 . 602 and 604 in the order named in the metallization layer 540 . 550 respectively. 560 lie and have the same x-positions. The lead structure 600 adjoins the lead structure 582 at. All three lead structures 600 . 602 and 604 each are more than five times as long as wide.
• - A second vertical part electrode of three extending in the z-direction conductive structures 610 . 612 and 614 , where these lead structures 610 . 612 and 614 in the order named in the metallization layer 550 . 560 respectively. 570 lie and have the same x-positions. The lead structure 614 adjoins the lead structure 584 at. All three lead structures 610 . 612 and 614 each are more than five times as long as wide.
• A third vertical sub-electrode of three guide structures extending in the z-direction 620 . 622 and 624 , where these lead structures 620 . 622 and 624 in the order mentioned in the metallization layer 540 . 550 and 560 lie and have the same x-positions. The lead structure 620 adjoins the lead structure 582 at. All three lead structures 620 . 622 and 624 each are more than five times as long as wide.
• - A fourth vertical part electrode of three extending in the z direction conductive structures 630 . 632 and 634 , where these lead structures 630 . 632 and 634 in the order named in the metallization layer 550 . 560 respectively. 570 lie and have the same x-positions. The lead structure 634 adjoins the lead structure 584 at. All three lead structures 630 . 632 and 634 each are more than five times as long as wide.
• - A fifth vertical part electrode of three extending in the z-direction conductive structures 640 . 642 and 6424 , where these lead structures 640 . 642 and 644 in the order named in the metallization layer 540 . 550 and 560 lie and have the same x-positions. The lead structure 640 adjoins the lead structure 582 at. All three lead structures 640 . 642 and 644 each are more than five times as long as wide.
• - A sixth vertical part electrode of three extending in the z-direction conductive structures 650 . 652 and 654 , where these lead structures 650 . 652 and 654 in the order named in the metallization layer 550 . 560 respectively. 570 lie and have the same x-positions. The lead structure 654 adjoins the lead structure 584 at. All three lead structures 650 . 652 and 654 each are more than five times as long as wide.

Dieerste vertikale Elektrode, die dritte vertikale Elektrode und diefünftevertikale Elektrode, die Teile einer ersten Hauptelektrode des Kondensators bilden,sind demzufolge mit der zweiten vertikalen Elektrode, mit der viertenvertikalen Elektrode und mit der sechsten vertikalen Elektrode verzahnt,die Teile einer zweiten Hauptelektrode des Kondensators521 bilden.Zwischen den vertikalen Elektroden befindet sich ein nicht dargestelltesIsoliermaterial, z.B. Siliziumdioxid oder ein high k Material miteiner relativen Dielektrizitätskonstantegrößer als4.The first vertical electrode, the third vertical electrode and the fifth vertical electrode, which form parts of a first main electrode of the capacitor, are thus interlocked with the second vertical electrode, with the fourth vertical electrode and with the sixth vertical electrode, the parts of a second main electrode of the capacitor 521 form. Between the vertical electrodes is an unillustrated insulating material, eg silicon dioxide or a high k material with a relative dielectric constant greater than 4.

Beianderen Ausführungsbeispielenerstrecken sich die mittleren Leitstrukturen in x-Richtung. Es werdenmehr oder auch weniger als sechs Metallisierungslagen für die Kondensatoranordnungverwendet. Auch die Anzahl der vertikalen Elektroden wird verändert undliegt bspw. zwischen zwei und 100.atother embodimentsthe middle conductive structures extend in the x-direction. It willmore or less than six metallization layers for the capacitor arrangementused. The number of vertical electrodes is changed andis, for example, between two and 100.

ImAusführungsbeispielsind die in6 dargestellten Leitstrukturenmit einer einfach Damascene-Technik aus Kupfer bzw. einer Kupferlegierung hergestellt.Bei anderen Ausführungsbeispielenwird jedoch ein anderes Metall und eine andere Herstellungstechnikverwendet, z.B. eine Aluminiumlegierung, die mit Hilfe von RIE-Verfahrenstrukturiert wird.In the exemplary embodiment, the in 6 represented Leitstrukturen with a simple damascene technique made of copper or a copper alloy. However, in other embodiments, a different metal and fabrication technique is used, eg, an aluminum alloy that is patterned using RIE techniques.

Diean Hand der3 bis6 erläuterten passivenBauelemente lassen sich sowohl in herkömmliche Metallisierungen mitsich abwechselnden Leitbahnlagen und Vialagen als auch in neuartige Metallisierungenmit mehreren aufeinanderfolgenden Leitbahnlagen integrieren.The on hand of the 3 to 6 can be integrated into both conventional metallizations with alternating Leitbahnlagen and Vialagen as well as in novel metallizations with several successive Leitbahnlagen.

1010

IntegrierteSchaltungsanordnungintegratedcircuitry

1212

Koordinatensystemcoordinate system

1414

x-AchseX axis

1616

y-Achsey-axis

1818

z-Achsez-axis

2020

HalbleitersubstratSemiconductor substrate

2222

KontaktlageContact Location

K2bis K12K2to K12

KontaktContact

2424

Isolierschichtinsulating

2626

Hilfsschichtauxiliary layer

2828

ErsteMetallisierungslageFirstmetalization

3030

Isolierschichtinsulating

3232

Hilfsschichtauxiliary layer

34bis 3834to 38

Leitbahninterconnect

B2bis B8B2to B8

Bodenflächefloor area

D2bis D8D2to D8

Deckflächecover surface

4040

ViaVia

4242

ZweiteMetallisierungslageSecondmetalization

4444

Isolierschichtinsulating

4646

Hilfsschichtauxiliary layer

48,504850

Leitbahninterconnect

5252

DritteMetallisierungslagethirdmetalization

5454

Isolierschichtinsulating

5656

Hilfsschichtauxiliary layer

5858

Leitbahninterconnect

6060

VierteMetallisierungslageFourthmetalization

6262

Dielektrikumdielectric

6464

Hilfsschichtauxiliary layer

66,686668

Leitbahninterconnect

7070

Fünfte MetallisierungslageFifth metallization situation

7272

Isolierschichtinsulating

74,767476

Leitbahninterconnect

8080

Metallisierungslagenmetalization

110110

Schaltungsanordnungcircuitry

112112

Koordinatensystemcoordinate system

120120

HalbleitersubstratSemiconductor substrate

122122

KontaktlageContact Location

M1bis M5M1to M5

Metallisierungslagemetalization

124,126124126

Leitbahninterconnect

A2bis A6A2to A6

Abschnittsection

128bis 134128to 134

Leitbahninterconnect

136136

Hilfslinieledger line

A10bis A26A10to A26

Abschnittsection

140140

ViaVia

210210

Schaltungsanordnungcircuitry

212212

Koordinatensystemcoordinate system

220220

Substratsubstratum

M1abis M5aM1ato M5a

Metallisierungslagemetalization

221221

SpuleKitchen sink

222222

Leitbahninterconnect

224224

ViaVia

226226

Leitbahninterconnect

228228

ViaVia

230230

Leitbahninterconnect

232232

ViaVia

234234

Leitbahninterconnect

236236

ViaVia

Abis GAto G

Abschnittsection

310310

Schaltungsanordnungcircuitry

312312

Koordinatensystemcoordinate system

320320

Substratsubstratum

M1bbis M5bM1bto M5b

Metallisierungslagemetalization

321321

Koaxialleitungcoaxial

322bis 328322to 328

Leitbahninterconnect

410410

Schaltungsanordnungcircuitry

412412

Koordinatensystemcoordinate system

420420

Substratsubstratum

M1cbis M5cM1cto M5c

Metallisierungslagemetalization

421421

SpuleKitchen sink

422422

Leitbahninterconnect

424424

ViaVia

425,426425.426

Leitbahninterconnect

428428

ViaVia

430430

Leitbahninterconnect

432432

ViaVia

434434

Leitbahninterconnect

436436

ViaVia

abis gato g

Abschnittsection

440440

Aussparungrecess

442442

Anschlusspadcontact pad

510510

Schaltungsanordnungcircuitry

512512

Koordinatensystemcoordinate system

521521

Kondensatorcapacitor

530bis 580530to 580

Metallisierungslagemetalization

582bis 654582to 654

Leitstrukturlead compound

Claims (9)

Translated fromGerman

Integrierte Schaltungsanordnung, mit integriertemBauelement, gekennzeichnet durch, eine substratnahe Bauelement-Leitbahn, eine mittlereBauelement-Leitbahn und eine substratferne Bauelement-Leitbahn,die in dieser Reihenfolge mit zunehmendem Abstand zu einem Substratangeordnet sind und in einem Bauelementabschnitt einen gleichen Verlaufhaben, die Bauelement-Leitbahnen enthalten in dem Bauelementabschnittjeweils eine ebene Bodenflächeund eine ebene Deckfläche, indem Bauelementabschnitt sind die Bauelemente-Leitbahnen jeweilsmindestens fünfmal so lang wie breit oder mindestens zehn mal so lang wie breit, indem Bauelementabschnitt grenzt die Deckfläche der mittleren Bauelement-Leitbahnan die Bodenflächeder substratfernen Bauelement-Leitbahn, in dem Bauelementabschnittgrenzt die Bodenfläche dermittleren Bauelement-Leitbahn an die Deckfläche der substratnahen Bauelement-Leitbahn.Integrated circuit arrangement, with integratedComponent characterized by a substrate-near component interconnect, a middle oneComponent interconnect and a substrate-remote component interconnect,in this order with increasing distance to a substrateare arranged and in a component section a same coursehave the component interconnects contained in the component sectioneach a flat floor surfaceand a flat top surface,inthe component section are the component interconnects eachat least fivesometimes as long as it is wide or at least ten times as long as it is wide,inthe component section adjoins the top surface of the middle component interconnectto the floor surfacethe substrate remote component interconnect,in the component sectionadjoins the bottom surface of themiddle component interconnect to the top surface of the substrate near component interconnect.Integrierte Schaltungsordnung, mit integriertem Bauelement,gekennzeichnet durch, eine substratnahe Bauelement-Leitbahn und einesubstratferne Bauelement-Leitbahn, die in dieser Reihenfolge mit zunehmendemAbstand zu einem Substrat angeordnet sind und in einem Bauelementabschnitteinen gleichen Verlauf haben, die Bauelement-Leitbahnen enthaltenin dem Bauelementabschnitt jeweils eine ebene Bodenfläche und eineebene Deckfläche, indem Bauelementabschnitt sind die Bauelemente-Leitbahnen jeweilsmindestens fünfmal so lang wie breit oder mindestens zehn mal so lang wie breit, indem Bauelementabschnitt grenzt die Deckfläche der substratnahen Bauelement-Leitbahnan die Bodenflächeder substratfernen Bauelement-Leitbahn.Integrated circuit arrangement, with an integrated component, characterized by a substrate-near component interconnect and a substrate-distant Component interconnect, which are arranged in this order with increasing distance to a substrate and have a same course in a component section, the component interconnects contain in the component portion each have a flat bottom surface and a flat top surface, in the component section are the component interconnects in each case at least five times as long as wide or at least ten times as long as wide, in the component section, the top surface of the substrate-adjacent component interconnect borders on the bottom surface of the component interconnect that is remote from the substrate.Schaltungsanordnung nach Anspruch 1 oder 2, dadurchgekennzeichnet, dass der Bauelementabschnitt eine Seitenwand einerKoaxialleitung (321) bildet, die einen langgestrecktenInnenleiter (330) und einen den Innenleiter umschließenden Außenleiter(322,324,338) enthält, wobei der Außenleitervorzugsweise keine Aussparungen enthält.Circuit arrangement according to Claim 1 or 2, characterized in that the component section has a side wall of a coaxial line ( 321 ) forming an elongated inner conductor ( 330 ) and an outer conductor enclosing the inner conductor ( 322 . 324 . 338 ), wherein the outer conductor preferably contains no recesses.Schaltungsanordnung (10) nach Anspruch 1 und3, dadurch gekennzeichnet, dass die Deckfläche der mittleren Bauelement-Leitbahn (230)entlang des gesamten Bauelementabschnitts (A bis G) oder entlangeiner Längevon mindestens 50 Mikrometern an die Bodenfläche der substratfernen Bauelement-Leitbahn(234) grenzt, und/oder dass die Bodenfläche der mittleren Bauelement-Leitbahn (230)entlang des gesamten Bauelementabschnitts (A bis G) oder entlangeiner Längevon mindestens 50 Mikrometern an die Deckfläche der substratnahen Bauelement-Leitbahn(226) grenzt.Circuit arrangement ( 10 ) according to claim 1 and 3, characterized in that the top surface of the middle component interconnect ( 230 ) along the entire component section (A to G) or along a length of at least 50 micrometers to the bottom surface of the substrate-remote component interconnect ( 234 ) and / or that the bottom surface of the middle component interconnect ( 230 ) along the entire component section (A to G) or along a length of at least 50 micrometers to the top surface of the substrate-near component interconnect ( 226 ) borders.Schaltungsanordnung (10) nach Anspruch 2 und3, dadurch gekennzeichnet, dass die Deckfläche der substratnahen Bauelement-Leitbahnentlang des gesamten Bauelementabschnitts oder entlang einer Länge vonmindestens 50 Mikrometern an die Bodenfläche der substratfernen Bauelement-Leitbahn grenzt.Circuit arrangement ( 10 ) according to claim 2 and 3, characterized in that the top surface of the substrate-near component interconnect along the entire component portion or along a length of at least 50 microns adjacent to the bottom surface of the substrate distant component interconnect.Integrierte Schaltungsanordnung nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass die Bauelement-Leitbahnen jeweils in oderin jeweils einer Leitstrukturlage liegen.Integrated circuit arrangement according to one of the precedingClaims,characterized in that the component interconnects in orlie in each case a Leitstrukturlage.Integrierte Schaltungsanordnung nach Anspruch 6,dadurch gekennzeichnet, dass die eine Leitstrukturlage eine Leitbahn lagemit Verdrahtungs-Leitbahnen ist und dass eine an diese Leitstrukturlageangrenzende Leitstrukturlage eine Vialage ist oder dass diese beidenLeitstrukturlagen Leitbahnlagen mit Verdrahtungs-Leitbahnen sind.Integrated circuit arrangement according to Claim 6,characterized in that the one Leitstrukturlage a conductive track locationwith wiring interconnects and that one to this Leitstrukturlageadjacent lead structure is a vialage or that these twoLeitstrukturlagen interconnect layers with wiring interconnects are.Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet,dass die Verdrahtungs-Leitbahnen jeweils einen mittleren Abschnitthaben, an den keine Leitstruktur einer anderen Leitstrukturlage grenzt,wobei der mittlere Abschnitt vorzugsweise jeweils mindestens einDrittel der Längeder Leitbahn von jedem Ende der Leitbahn entfernt ist.Circuit arrangement according to Claim 7, characterizedthat the wiring interconnects each have a central portionto which no lead structure of another lead structure location borders,wherein the middle section preferably at least oneThird of the lengththe interconnect is removed from each end of the interconnect.Schaltungsanordnung nach einem der vorhergehendenAnsprüche,dadurch gekennzeichnet, dass an den Bodenflächen der Leitbahnen jeweilsein anderes elektrisch leitfähigesMaterial als im Innern der Leitbahn angeordnet ist, vorzugsweiseTantal, Tantalnitrid, Titan, Titannitrid, Wolfram, Wolframnitrid, oderRuthenium.Circuit arrangement according to one of the precedingClaims,characterized in that on the bottom surfaces of the interconnects respectivelyanother electrically conductiveMaterial is arranged as in the interior of the interconnect, preferablyTantalum, tantalum nitride, titanium, titanium nitride, tungsten, tungsten nitride, orRuthenium.