发明内容
本发明旨在提供一种半导体工艺设备，该半导体工艺设备的维护保养频率更低。
为实现上述目的，本发明提供一种半导体工艺设备，包括工艺腔室，所述工艺腔室中设置有基座和法拉第屏蔽筒，所述基座用于承载晶圆，所述法拉第屏蔽筒环绕所述基座的轴线设置，所述工艺腔室外设置有电磁线圈，所述电磁线圈环绕所述法拉第屏蔽筒设置，用于将通入所述工艺腔室中的工艺气体电离成等离子体，所述法拉第屏蔽筒上形成有多条贯穿所述法拉第屏蔽筒的侧壁且沿所述法拉第屏蔽筒的轴向延伸的贯通缝隙，所述贯通缝隙贯穿所述法拉第屏蔽筒侧壁的方向与所述法拉第屏蔽筒的径向之间存在预设夹角。
可选地，所述贯通缝隙沿所述法拉第屏蔽筒轴向延伸的相对两侧壁之间存在周向重叠。
可选地，所述贯通缝隙在所述法拉第屏蔽筒侧壁上的开口宽度小于所述法拉第屏蔽筒侧壁厚度的四分之一。
可选地，所述贯通缝隙在所述法拉第屏蔽筒侧壁上的开口宽度为2-8mm，所述贯通缝隙沿所述法拉第屏蔽筒轴向延伸的相对两侧壁之间的周向重叠宽度为2-4mm。
可选地，多条所述贯通缝隙沿所述法拉第屏蔽筒的周向等间隔分布，且任意相邻两条所述贯通缝隙贯穿所述法拉第屏蔽筒侧壁的方向之间存在夹角。
可选地，多条所述贯通缝隙沿所述法拉第屏蔽筒的周向等间隔分布，且部分所述贯通缝隙与相邻的所述贯通缝隙贯穿所述法拉第屏蔽筒侧壁的方向之间存在夹角，部分所述贯通缝隙与相邻的所述贯通缝隙贯穿所述法拉第屏蔽筒侧壁的方向平行。
可选地，所述工艺腔室还包括上盖板，所述上盖板用于密封所述工艺腔室的顶部开口，所述上盖板的底部具有至少一个穹形面。
可选地，所述上盖板的底部具有多个穹形面，所述多个穹形面包括一个中央穹形面和至少一个环绕所述中央穹形面分布的边缘穹形面。
可选地，所述多个穹形面均为凹面，且相邻两个所述穹形面之间通过过渡弧面过渡连接。
可选地，所述多个穹形面均为凸面。
在本发明提供的半导体工艺设备中，法拉第屏蔽筒上的贯通缝隙贯穿其侧壁的方向与法拉第屏蔽筒的径向之间存在预设夹角，即贯通缝隙为斜缝缝隙，从而沿径向运动的刻蚀副产物会被斜向的贯通缝隙阻挡，有效降低了法拉第屏蔽筒周围的其他腔室结构的表面附着刻蚀副产物的速率，进而降低了工艺腔室的维护保养频率，延长了机台上线时间，并降低了半导体工艺的耗材成本。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1是本发明实施例提供的半导体工艺设备中工艺腔室的结构示意图；
图2是本发明实施例提供的工艺腔室中法拉第屏蔽筒的结构示意图；
图3是现有技术中法拉第屏蔽筒的剖面结构示意图；
图4是本发明实施例提供的工艺腔室中法拉第屏蔽筒在图2中α面上的剖面结构示意图；
图5是本发明另一实施例提供的工艺腔室中法拉第屏蔽筒在图2中α面上的剖面结构示意图；
图6是本发明实施例提供的工艺腔室中法拉第屏蔽筒阻挡副产物的原理示意图；
图7是现有技术方案与本发明技术方案提供的工艺腔室中法拉第屏蔽筒上的缝隙形状之间的对比示意图；
图8是本发明实施例提供的工艺腔室中法拉第屏蔽筒上贯通缝隙的尺寸示意图；
图9是现有技术中工艺腔室上盖板的结构示意图；
图10是本发明实施例提供的工艺腔室中上盖板的结构示意图；
图11是本发明实施例另一提供的工艺腔室中上盖板的结构示意图；
图12是图11中上盖板A处结构的局部放大示意图；
图13是本发明实施例另一提供的工艺腔室中上盖板的结构示意图；
图14是现有技术方案中的工艺腔室与本发明提供的工艺腔室的颗粒马拉松表现对比示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
为解决上述技术问题，作为本发明的一个方面，提供一种半导体工艺设备，包括工艺腔室，如图1、图2所示，该工艺腔室中设置有基座12和法拉第屏蔽筒6，基座12用于承载晶圆13，法拉第屏蔽筒6环绕基座12的轴线设置(贴近工艺腔室侧壁)，工艺腔室外设置有电磁线圈3，电磁线圈3环绕法拉第屏蔽筒6设置，用于将通入工艺腔室中的工艺气体电离成等离子体。其中，法拉第屏蔽筒6上形成有多条贯穿法拉第屏蔽筒6的侧壁且沿法拉第屏蔽筒6的轴向延伸的贯通缝隙，如图4、图5所示，贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向与法拉第屏蔽筒6的径向之间存在预设夹角。
需要说明的是，法拉第屏蔽筒6为导电材料(如，金属材料)且接地设置，从而形成法拉第屏蔽效应，法拉第屏蔽筒6上各处电场相等且为零，进而提高电磁线圈3向工艺腔室中提供射频耦合电场的均一性。
如图3所示为一种现有技术中的法拉第屏蔽筒在图2中α面上的剖面示意图(由于法拉第屏蔽筒6上的缝隙宽度远小于拉第屏蔽筒6的半径，图3至图6中法拉第屏蔽筒6侧壁的曲率可忽略不计，为便于观察及理解，图中法拉第屏蔽筒6的侧壁以平面侧壁形式表示)，现有的法拉第屏蔽筒上的缝隙为直缝缝隙，即，现有技术中法拉第屏蔽筒上的缝隙沿径向贯穿法拉第屏蔽筒6的侧壁。
因此，在刻蚀工艺过程中，溅射出来的刻蚀副产物常会沿径向垂直穿过法拉第屏蔽筒的侧壁缝隙(即，刻蚀副产物沿径向由图3中箭头所示路径穿过直缝缝隙)，并附着在法拉第屏蔽筒外的其他腔室结构(如，陶瓷筒状耦合窗7)的表面，进而在后续工艺中以颗粒形式掉落并影响预清洁工艺的工艺效果。
而在本发明中，法拉第屏蔽筒6上的贯通缝隙贯穿其侧壁的方向与法拉第屏蔽筒6的径向之间存在预设夹角，即贯通缝隙为斜缝缝隙，从而沿径向运动的刻蚀副产物会被斜向的贯通缝隙阻挡，有效降低了法拉第屏蔽筒6周围的其他腔室结构(如，陶瓷筒状耦合窗7)的表面附着刻蚀副产物的速率，进而降低了工艺腔室的维护保养(PM)频率，延长了机台上线时间，并降低了半导体工艺的耗材成本。
作为本发明的一种优选实施方式，法拉第屏蔽筒6的表面经过熔射处理，从而提高法拉第屏蔽筒6的表面粗糙度，进而提高拉第屏蔽筒6的表面对颗粒的粘附能力。
如图1所示，该工艺腔室还包括环绕基座12设置的陶瓷筒状耦合窗7，电磁线圈3环绕在陶瓷筒状耦合窗7的外侧，且电磁线圈3通过陶瓷筒状耦合窗7向工艺腔室中提供射频电磁场。
具体地，如图1所示，该工艺腔室包括下腔体1，基座12可升降地设置在下腔体1中，陶瓷筒状耦合窗7及电磁线圈3均设置在下腔体1的顶部开口上方，陶瓷筒状耦合窗7等结构共同组成工艺腔室的上腔体。该工艺腔室还包括上盖板5，上腔体的顶端形成为该工艺腔室的顶部开口，上盖板5用于密封工艺腔室的顶部开口。
作为本发明的一种可选实施方式，如图1所示，上腔体还包括环绕电磁线圈3设置的线圈屏蔽盒4，陶瓷筒状耦合窗7构成上腔体的内侧壁，线圈屏蔽盒4构成上腔体的外侧壁，上腔体的底端通过金属环状零件2与下腔体1的顶部开口密封连接，上腔体的顶端通过另一金属环状零件2与上盖板5密封连接。
作为本发明的一种可选实施方式，如图1所示，该工艺腔室还包括上射频电源9、上射频匹配器8、下射频电源15、下射频匹配器14、下保护罩10(Lower-Shield)和边缘绝缘环11。其中，边缘绝缘环11的材质为陶瓷等绝缘材料，环绕基座12设置，其边缘略有突起，用于防止晶圆13在基座12上来回移动。下保护罩10设置在基座12下方，用于防止刻蚀副产物落入下腔体1中并被下腔体1底部的真空泵(Pump)吸入。
待处理的晶圆13放在基座12上后，射频电源9通过射频匹配器8将射频功率施加至电磁线圈3上，以使电磁线圈3将工艺气体电离成等离子体。射频电源15的射频功率通过射频匹配器14及基座12施加在晶圆13上产生射频自偏压，从而吸引等离子体轰击晶圆表面，同时加以化学反应，来去除晶圆或工件上的杂质。
作为本发明的一种优选实施方式，如图1所示，陶瓷筒状耦合窗7环绕设置在法拉第屏蔽筒6的外侧。陶瓷筒状耦合窗7的表面难以做提高粗糙度的处理，对副产物的粘附力较小，导致其所吸附的颗粒极容易脱落，因此陶瓷筒状耦合窗7上的颗粒粘附量很小，保养维护周期短。并且，陶瓷筒状耦合窗上下均通过金属环状零件2与其他结构固定连接，且与其他结构之间存在高精度配合关系，因此拆装陶瓷筒状耦合窗7不仅费时费力，还容易对工艺腔室结构造成不可逆的损害。
因此，在本发明实施例中，陶瓷筒状耦合窗7环绕设置在法拉第屏蔽筒6的外侧，从而可以通过法拉第屏蔽筒6阻挡向陶瓷筒状耦合窗7运动的刻蚀副产物，有效降陶瓷筒状耦合窗7的表面附着刻蚀副产物的速率，进而降低了工艺腔室的维护保养频率，延长了机台上线时间，并降低了半导体工艺的耗材成本。
为提高贯通缝隙对刻蚀副产物的阻挡效果，作为本发明的一种优选实施方式，如图8所示，贯通缝隙沿法拉第屏蔽筒6轴向延伸的相对两侧壁(即在设备正常使用状态下贯通缝隙沿竖直方向延伸的两个侧壁)之间存在周向重叠。
在本发明实施例中，贯通缝隙的两竖直侧壁在法拉第屏蔽筒6侧壁上的投影之间相互重叠，从而使径向运动的刻蚀副产物无法穿过贯通缝隙并附着在贯通缝隙的竖直侧壁上，从而提高了贯通缝隙对刻蚀副产物的阻挡效果。
本发明实施例对两竖直侧壁之间的周向重叠区域宽度不作具体限定，例如，可选地，如图8所示，贯通缝隙沿法拉第屏蔽筒6轴向延伸的相对两侧壁之间的周向重叠宽度L为2-4mm。
需要说明的是，贯通缝隙的宽度不应设置得过大，否则会影响贯通缝隙对刻蚀副产物的阻挡效果，例如，作为本发明的一种可选实施方式，如图8所示，贯通缝隙在法拉第屏蔽筒6侧壁上的开口宽度W小于法拉第屏蔽筒6侧壁厚度d的四分之一。
还需注意的是，贯通缝隙的宽度也不可设置得过窄，否则法拉第屏蔽筒6的电磁屏蔽作用太强，会导致耦合进工艺腔室中的电磁场强度过小，例如，作为本发明的一种可选实施方式，如图8所示，贯通缝隙在法拉第屏蔽筒6侧壁上的开口宽度W为2-8mm。
为进一步提高贯通缝隙对刻蚀副产物的阻挡效果，作为本发明的一种优选实施方式，如图4、图5所示，多条贯通缝隙中，部分贯通缝隙与另一部分贯通缝隙与法拉第屏蔽筒6径向之间的夹角大小相等方向相反。如图6所示，朝向不同方向的缝隙之间可起到相互弥补的作用，从而可以有效阻挡不同入射角度的副产物，进而大幅度减少刻蚀副产物的逸出量，进一步延长陶瓷桶耦合窗7的维护保养周期，降低其维护保养频率。
作为本发明的一种可选实施方式，朝向不同方向的缝隙可两两为一组均匀分布。具体地，如图4所示，多条贯通缝隙沿法拉第屏蔽筒6的周向等间隔分布，且任意相邻两条贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向之间存在夹角，即，任意相邻两条贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向与法拉第屏蔽筒6径向之间的夹角大小相等方向相反，相邻两条贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向(这里指相对于侧壁的方向)不相同。
或者，作为本发明的另一种可选实施方式，如图5所示，多条贯通缝隙沿法拉第屏蔽筒6的周向等间隔分布，且部分贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向与相邻的贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向之间存在夹角，部分贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向与相邻的贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向平行。
为提高该存在相邻缝隙之间平行的实施方式中贯通缝隙沿周向分布的均匀性，优选地，如图5所示，三个贯通缝隙为一组，多组贯通缝隙沿法拉第屏蔽筒6的周向等间隔分布，且在每组贯通缝隙中，两个贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向相互平行，另一贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向与该两个贯通缝隙贯穿法拉第屏蔽筒6侧壁的方向之间存在夹角。
需要说明的是，贯通缝隙沿法拉第屏蔽筒6的周向等间隔分布，是指多个贯通缝隙的几何中心沿法拉第屏蔽筒6的周向等间隔分布。
为便于本领域技术人员理解，如图7所示为现有技术方案与本发明技术方案提供的工艺腔室中法拉第屏蔽筒6上的缝隙形状之间的对比示意图，其中，四边形ABDC为现有技术方案中直缝缝隙的剖面结构，四边形A’B’D’C’为本发明实施例中贯通缝隙的剖面结构。
该直缝缝隙与本发明实施例中贯通缝隙在法拉第屏蔽筒6侧壁上形成的开口宽度相等，即边长AB＝A’B’，且边AB与边A’B’相平，图中虚线圆为四边形ABCD的外接圆，点E为边A’C与外接圆的交点，点F为边B’D与外接圆的交点，θ1(∠BCD)和θ1’(∠B’CD)分别为现有技术方案和本发明技术方案中刻蚀副产物通过法拉第屏蔽筒6缝隙的最小入射角，θ2(∠BDG)和θ2’(∠B’DG)分别为现有技术方案和本发明技术方案中刻蚀副产物通过法拉第屏蔽筒6缝隙的最大入射角，角θ为现有技术方案中刻蚀副产物通过法拉第屏蔽筒6缝隙的最大入射角和最小入射角的差值(θ2-θ1)，角θ’为本技术方案中刻蚀副产物可以通过法拉第屏蔽筒6缝隙的最大入射角和最小入射角的差值(θ2’-θ1’)，刻蚀副产物在运动过程中会发生多次碰撞，其相对法拉第屏蔽筒6缝隙的入射角是随机的，刻蚀副产物通过法拉第屏蔽筒6缝隙的量可用通过法拉第屏蔽筒6缝隙的最大入射角和最小入射角的差值来表征，即现有技术方案和本发明技术方案中的角θ和角θ’。
而由图像可知，角θ＝∠CAD+∠ACB＝∠CED+∠CFD，角θ’＝∠CA’D+∠A’CB’＝∠CA’D+∠CB’D
因为∠CED＞∠CA’D，∠CFD＞∠CBD，所以角θ＞角θ’，即刻蚀副产物通过法拉第屏蔽筒6斜缝的量更少。
在本发明的一些实施例中，相邻两贯通缝隙的朝向不同，例如，贯通缝隙(斜缝)对角线的两个角度θ1、θ2分别为30°和60°，其无法阻挡入射角度介于30°和60°之间的刻蚀副产物；其相邻缝隙的两个对角线的角度为150°和120°，可以有效阻挡入射角度在大于0°小于120°(覆盖了前者无法阻挡入射角度介于30°和60°之间的刻蚀副产物)和大于150°小于180°的刻蚀副产物，因此，相邻两朝向不同的贯通缝隙之间可起到相互弥补的作用，从而可以有效阻挡不同入射角度的副产物，进而大幅度减少刻蚀副产物的逸出量。
本发明的发明人在研究中发现，腔室颗粒污染的另一来源是上盖板，在刻蚀工艺过程中，由于射频负偏压的作用，大部分离子以近似垂直的角度，达到晶圆表面，这样刻蚀副产物也大都以垂直的角度溅射出来。如图9所示为现有技术中上盖板的结构示意图，垂直溅射的刻蚀副产物大量附着在上盖板的底面上，使得上盖板上粘附的刻蚀副产物很快达到饱和状态，并产生颗粒脱落问题，进而导致工艺腔室的维护保养周期缩短，机台的维护成本增加。
为解决上述技术问题，作为本发明的一种优选实施方式，如图10至图13所示，上盖板5的底部(即朝向工艺腔室内部的一侧)具有至少一个穹形面。
在本发明实施例中，上盖板5的底部具有至少一个穹形面，从而在上盖板5直径不变的情况下增大了上盖板5底部的表面积，在附着等量刻蚀副产物的条件下，上盖板5底部单位表面积上附着的刻蚀副产物更少，从而具有穹形面的上盖板5可以附着更多的附着物，上盖板5底部的刻蚀副产物达到饱和的速率更慢。并且，穹形面结构处处存在一定的弧度，与单个颗粒的接触面积更大，使颗粒与上盖板5底部表面之间的贴合程度更好，提升了上盖板5粘附颗粒的能力，使颗粒不易脱落，进一步延长了工艺腔室的维护保养周期，降低了工艺腔室的维护保养频率。
作为本发明的一种可选实施方式，如图10所示，上盖板5可以设计成一个穹形顶，即，上盖板5的底部可以只具有一个穹形面。或者，如图11、图13所示，在本发明的其他实施例中，上盖板5也可以设计成多个穹形顶的组合，即，上盖板5的底部具有多个穹形面，多个穹形面包括一个中央穹形面和多个环绕中央穹形面分布的边缘穹形面。
本发明实施例对穹形面的高度由穹形面的中央至穹形面的边缘逐渐变化的变化趋势不做具体限定，例如，如图11所示，多个穹形面均为凹面，即穹形面由上盖板5的底部表面向上内凹形成；或者，如图13所示，多个穹形面均为凸面，即穹形面由上盖板5的底部表面向下外凸形成。
在穹形面为凹面的情况下，作为本发明的一种优选实施方式，如图11、图12所示，相邻两个穹形面之间通过过渡弧面过渡连接，从而消除穹形面之间相贯线位置的尖锐结构，避免这些位置附着的刻蚀副产物与上盖板5的底部表面之间接触面积过小而容易脱落，进而延长了工艺腔室的维护保养周期，降低了工艺腔室的维护保养频率。
作为本发明的一种可选实施方式，穹形面的直径为10mm-500mm，穹形面的高度(即穹形面的中央位置与边缘位置之间的高度差)为5mm-45mm。
为验证本发明方案的可行性，发明人特通过实验验证本发明方案控制颗粒的效果，如图14所示为在同样的工艺条件下，现有技术方案中的工艺腔室与本发明提供的工艺腔室的颗粒马拉松表现对比图(即在连续加工大量晶圆的情况下检测产生颗粒的数量并比较)，图中横轴表示晶圆的处理数量(Wafer Count)，纵轴表示单片晶圆表面增加的颗粒(Particle)数量。
由图14所示结果可以看出，在相同工艺条件下，采用现有技术方案，清洗工艺进行至3000片时，在工艺过程中晶圆表面增加的颗粒(颗粒尺寸＞0.2μm)数目大于100颗；而采用本发明提供的工艺腔室进行清洗工艺达到近7000片后，在工艺过程中晶圆表面增加的颗粒数目仍整体控制在30颗以内，颗粒表现稳定，工艺腔室的颗粒控制能力增强显著。
在本发明提供的半导体工艺设备中，工艺腔室中的法拉第屏蔽筒6上的贯通缝隙贯穿其侧壁的方向与法拉第屏蔽筒6的径向之间存在预设夹角，即贯通缝隙为斜缝缝隙，从而沿径向运动的刻蚀副产物会被斜向的贯通缝隙阻挡，有效降低了法拉第屏蔽筒6周围的其他腔室结构(如，陶瓷筒状耦合窗7)的表面附着刻蚀副产物的速率，进而降低了工艺腔室的维护保养(PM)频率，延长了机台上线时间，并降低了半导体工艺的耗材成本。
本发明实施例对该半导体工艺设备以及该工艺腔室的应用场景不作具体限定，例如，作为本发明的一种可选实施方式，该半导体工艺设备可以是应用于各种晶圆尺寸的物理气相沉积(PVD)设备，该工艺腔室为预清洁(Pre-Clean)腔室。在本发明的其他实施方式中，该半导体工艺设备也可以是其他具有晶圆清洗功能的刻蚀(Etch)设备。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。