CN111585549A - Latch comparator, clock generation circuit and semiconductor device related thereto - Google Patents
Latch comparator, clock generation circuit and semiconductor device related theretoDownload PDFInfo
- Publication number
- CN111585549A CN111585549ACN201910972136.1ACN201910972136ACN111585549ACN 111585549 ACN111585549 ACN 111585549ACN 201910972136 ACN201910972136 ACN 201910972136ACN 111585549 ACN111585549 ACN 111585549A
- Authority
- CN
- China
- Prior art keywords
- voltage level
- signal
- latch
- output node
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
- H03K3/356139—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration with synchronous operation
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Manipulation Of Pulses (AREA)
Abstract
Description
Translated fromChinese相关申请的交叉引用CROSS-REFERENCE TO RELATED APPLICATIONS
本申请要求2019年2月18日向韩国知识产权局提交的申请号为10-2019-0018492的韩国专利申请的优先权，其公开内容通过引用整体合并于此。This application claims priority to Korean Patent Application No. 10-2019-0018492 filed with the Korean Intellectual Property Office on February 18, 2019, the disclosure of which is incorporated herein by reference in its entirety.
技术领域technical field
本公开的各种实施例大体涉及集成电路技术，并且更具体地，涉及被配置为产生时钟信号的半导体装置。Various embodiments of the present disclosure relate generally to integrated circuit technology and, more particularly, to semiconductor devices configured to generate clock signals.
背景技术Background technique
电子设备包括许多电子元件，并且计算机系统包括很多半导体装置，每个半导体装置包括半导体。构成计算机系统的半导体装置可以通过接收和发送时钟信号和数据来彼此通信。半导体装置可以同步于时钟信号来操作。通常，诸如处理器和控制器的主设备可以通过诸如锁相环电路的时钟发生电路来产生系统时钟信号。诸如存储器件的从设备可以通过时钟总线接收系统时钟信号，该系统时钟信号通过主设备产生。从设备可以接收系统时钟信号，并且可以从系统时钟信号产生内部时钟信号。例如，存储器件可以包括内部时钟发生电路，并且可以从系统时钟信号产生具有各种相位的内部时钟信号。Electronic equipment includes many electronic components, and computer systems include many semiconductor devices, each of which includes a semiconductor. The semiconductor devices constituting the computer system can communicate with each other by receiving and transmitting clock signals and data. The semiconductor device may operate in synchronization with a clock signal. Typically, master devices such as processors and controllers can generate system clock signals through clock generation circuits such as phase locked loop circuits. A slave device, such as a memory device, can receive a system clock signal over the clock bus, which is generated by the master device. A slave device can receive a system clock signal and can generate an internal clock signal from the system clock signal. For example, the memory device may include an internal clock generation circuit, and may generate the internal clock signal having various phases from the system clock signal.
发明内容SUMMARY OF THE INVENTION
在一个实施例中，一种锁存比较器可以包括第一放大电路、第二放大电路和锁存电路。第一放大电路可以被配置为基于频率检测信号，通过放大第一输入信号和第二输入信号将第一输出节点的电压电平和第二输出节点的电压电平之中的一个改变为第一电压电平。第二放大电路可以被配置为基于所述频率检测信号，通过放大所述第一输入信号和所述第二输入信号将第三输出节点的电压电平和第四输出节点的电压电平之中的一个改变为第二电压电平。第二电压电平可以低于第一电压电平。锁存电路可以被配置为基于所述频率检测信号和第二使能信号，基于第一输出节点的电压电平和第二输出节点的电压电平来产生第一锁存信号和第二锁存信号，或者基于第三输出节点的电压电平和第四输出节点的电压电平来产生所述第一锁存信号和第二锁存信号。In one embodiment, a latching comparator may include a first amplifying circuit, a second amplifying circuit, and a latching circuit. The first amplifying circuit may be configured to change one of the voltage level of the first output node and the voltage level of the second output node to the first voltage by amplifying the first input signal and the second input signal based on the frequency detection signal level. The second amplifying circuit may be configured to amplify the voltage level of the third output node and the voltage level of the fourth output node by amplifying the first input signal and the second input signal based on the frequency detection signal One changes to the second voltage level. The second voltage level may be lower than the first voltage level. The latch circuit may be configured to generate the first latch signal and the second latch signal based on the voltage level of the first output node and the voltage level of the second output node based on the frequency detection signal and the second enable signal , or the first latch signal and the second latch signal are generated based on the voltage level of the third output node and the voltage level of the fourth output node.
在一个实施例中，一种锁存比较器可以包括放大电路和锁存电路。放大电路可以被配置为：当第一输入信号的电压电平和第二输入信号的电压电平在第一范围内时，基于所述第一输入信号和所述第二输入信号将第一输出节点的电压电平和第二输出节点的电压电平之中的一个改变为第一电压电平，以及当所述第一输入信号的电压电平和所述第二输入信号的电压电平在高于第一范围的第二范围内时，基于所述第一输入信号和所述第二输入信号将第三输出节点的电压电平和第四输出节点的电压电平之中的一个改变为第二电压电平。第二电压电平可以低于第一电压电平。锁存电路可以被配置为：当所述第一输入信号的电压电平和所述第二输入信号的电压电平在第一范围内时，基于第一输出节点的电压电平和第二输出节点的电压电平来产生第一锁存信号和第二锁存信号，以及当所述第一输入信号的电压电平和所述第二输入信号的电压电平在第二范围内时，基于第三输出节点的电压电平和第四输出节点的电压电平来产生所述第一锁存信号和第二锁存信号。In one embodiment, a latching comparator may include an amplification circuit and a latching circuit. The amplifying circuit may be configured to: when the voltage level of the first input signal and the voltage level of the second input signal are within a first range, the first output node based on the first input signal and the second input signal One of the voltage level of the second output node and the voltage level of the second output node is changed to the first voltage level, and when the voltage level of the first input signal and the voltage level of the second input signal are higher than the first voltage level within a second range of a range, changing one of the voltage level of the third output node and the voltage level of the fourth output node to a second voltage level based on the first input signal and the second input signal flat. The second voltage level may be lower than the first voltage level. The latch circuit may be configured to: based on the voltage level of the first output node and the voltage level of the second output node when the voltage level of the first input signal and the voltage level of the second input signal are within a first range voltage levels to generate a first latch signal and a second latch signal, and a third output based on when the voltage level of the first input signal and the voltage level of the second input signal are within a second range The voltage level of the node and the voltage level of the fourth output node generate the first latch signal and the second latch signal.
在一个实施例中，一种半导体装置可以包括频率检测器、占空检测器、第一放大电路、第二放大电路和锁存电路。频率检测器可以被配置为通过检测时钟信号的频率来产生频率检测信号。占空检测器可以被配置为基于至少两个内部时钟信号来产生第一检测信号和第二检测信号，所述第一检测信号和第二检测信号具有在第一范围和第二范围之中的一个范围内的电压电平。第一放大电路可以被配置为基于所述频率检测信号，通过放大具有在第一范围内的电压电平的所述第一检测信号和第二检测信号，来改变第一输出节点的电压电平和第二输出节点的电压电平。第二放大电路可以被配置为基于所述频率检测信号，通过放大具有在第二范围内的电压电平的所述第一检测信号和第二检测信号，来改变第三输出节点的电压电平和第四输出节点的电压电平。锁存电路可以被配置为基于所述频率检测信号，基于第一输出节点的电压电平和第二输出节点的电压电平来产生第一锁存信号和第二锁存信号，或者基于第三输出节点的电压电平和第四输出节点的电压电平来产生所述第一锁存信号和第二锁存信号。In one embodiment, a semiconductor device may include a frequency detector, a duty detector, a first amplifier circuit, a second amplifier circuit, and a latch circuit. The frequency detector may be configured to generate the frequency detection signal by detecting the frequency of the clock signal. The duty detector may be configured to generate a first detection signal and a second detection signal based on at least two internal clock signals, the first detection signal and the second detection signal having a range between the first range and the second range. A range of voltage levels. The first amplifying circuit may be configured to change the voltage level of the first output node and the The voltage level of the second output node. The second amplifying circuit may be configured to vary the voltage level of the third output node and the The voltage level of the fourth output node. The latch circuit may be configured to generate the first latch signal and the second latch signal based on the frequency detection signal, based on the voltage level of the first output node and the voltage level of the second output node, or based on the third output The voltage level of the node and the voltage level of the fourth output node generate the first latch signal and the second latch signal.
附图说明Description of drawings
图1是示出根据实施例的半导体系统的配置的图。FIG. 1 is a diagram showing the configuration of a semiconductor system according to an embodiment.
图2是示出根据实施例的半导体装置内的内部时钟发生电路的配置的图。FIG. 2 is a diagram showing the configuration of an internal clock generation circuit within the semiconductor device according to the embodiment.
图3是示出图2中所示的边沿脉冲发生器的操作的图。FIG. 3 is a diagram showing the operation of the edge pulse generator shown in FIG. 2 .
图4是示出图2中所示的占空检测器的配置的图。FIG. 4 is a diagram showing the configuration of the duty detector shown in FIG. 2 .
图5是示出图4中所示的占空检测器的操作的图。FIG. 5 is a diagram showing the operation of the duty detector shown in FIG. 4 .
图6A是示出根据半导体装置的操作速度的第一边沿脉冲信号和第二边沿脉冲信号的波形的图。6A is a diagram showing waveforms of a first edge pulse signal and a second edge pulse signal according to the operating speed of the semiconductor device.
图6B是示出根据图6A中所示的第一边沿脉冲信号和第二边沿脉冲信号的第一检测信号的电压电平和第二检测信号的电压电平的图。FIG. 6B is a diagram showing the voltage level of the first detection signal and the voltage level of the second detection signal according to the first edge pulse signal and the second edge pulse signal shown in FIG. 6A .
图7是示出根据实施例的锁存比较器的配置的图。FIG. 7 is a diagram showing the configuration of the latch comparator according to the embodiment.
图8是示出根据实施例的锁存比较器的配置的图。FIG. 8 is a diagram showing the configuration of the latch comparator according to the embodiment.
具体实施方式Detailed ways
在本公开的描述中，术语“第一”和“第二”可以用于描述各种组件/信号，但是组件/信号不受这些术语的限制。这些术语可以用于将一个组件/信号与另一个组件/信号区分开。例如，在不脱离本公开的范围的情况下，第一组件/信号可以被称为第二组件/信号，而第二组件/信号可以被称为第一组件/信号。In the description of the present disclosure, the terms "first" and "second" may be used to describe various components/signals, but the components/signals are not limited by these terms. These terms can be used to distinguish one component/signal from another. For example, a first component/signal could be termed a second component/signal and a second component/signal could be termed a first component/signal without departing from the scope of the present disclosure.
在下文中，将通过实施例参考附图在下面描述根据本公开的半导体装置。Hereinafter, a semiconductor device according to the present disclosure will be described below through embodiments with reference to the accompanying drawings.
图1是示出根据实施例的半导体系统1的配置的图。参考图1，半导体系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110可以提供第二半导体装置120操作所需的各种控制信号。第一半导体装置110可以包括各种类型的设备。例如，第一半导体装置110可以是主机设备，例如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储器控制器。例如，第二半导体装置120可以是存储器件，并且所述存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)等。FIG. 1 is a diagram showing the configuration of a
第二半导体装置120可以通过多个总线电耦接到第一半导体装置110。多个总线可以是用于传输信号的信道、链路或信号传输路径。多个总线可以包括时钟总线101、命令地址总线102、数据总线103和数据选通总线104等。时钟总线101和命令地址总线102中的每一个可以是单向总线，数据总线103和数据选通总线104可以是双向总线。第二半导体装置120可以通过时钟总线101电耦接到第一半导体装置110，并且可以通过时钟总线101从第一半导体装置110接收系统时钟信号CLK。系统时钟信号CLK可以作为单端信号来传送，以及可以与互补信号作为差分信号来传送。第二半导体装置120可以通过命令地址总线102电耦接到第一半导体装置110，并且可以通过命令地址总线102从第一半导体装置110接收命令地址信号CA。命令地址信号CA可以包括多个比特位。第二半导体装置120可以同步于系统时钟信号CLK来接收命令地址信号CA。第二半导体装置120可以通过数据总线103电耦接到第一半导体装置110，并且可以通过数据总线103从第一半导体装置110接收数据DQ以及将数据DQ发送到第一半导体装置110。第二半导体装置120可以通过数据选通总线104电耦接到第一半导体装置110，并且可以通过数据选通总线104从第一半导体装置110接收数据选通信号DQS以及将数据选通信号DQS发送到第一半导体装置110。数据选通信号DQS可以是与数据DQ同步的时钟信号，并且当在第一半导体装置110与第二半导体装置120之间传送数据DQ时，可以同步于数据DQ的传输时序来传送数据选通信号DQS。The
第一半导体装置110可以包括时钟发生电路111和时钟发送器(TX)112。时钟发生电路111可以产生系统时钟信号CLK。时钟发生电路111可以包括时钟发生器，例如锁相环电路。时钟发送器112可以电耦接到时钟总线101并且可以驱动时钟总线101。时钟发送器112可以基于时钟发生电路111的输出，通过驱动时钟总线101而将系统时钟信号CLK发送到第二半导体装置120。The
第二半导体装置120可以包括时钟接收器(RX)121、延迟锁定环(DLL)电路122、内部时钟发生电路123、时钟树124和数据选通发送器(TX)125。时钟接收器121可以电耦接到时钟总线101并且可以通过时钟总线101接收系统时钟信号CLK，该系统时钟信号CLK从第一半导体装置110发送。时钟接收器121可以通过接收系统时钟信号CLK来产生参考时钟信号CLKREF。延迟锁定环电路122可以通过延迟参考时钟信号CLKREF来产生延迟时钟信号CLKD。延迟锁定环电路122可以补偿在第二半导体装置120接收系统时钟信号CLK时引起的延迟。延迟锁定环电路122可以包括复制器(replica)，其根据在第二半导体装置120内发生的延迟而被模型化，并且延迟锁定环电路122可以通过延迟参考时钟信号CLKREF来产生延迟时钟信号CLKD。The
内部时钟发生电路123可以通过接收延迟时钟信号CLKD来产生多个内部时钟信号INCLK。内部时钟发生电路123可以产生具有与延迟时钟信号CLKD不同的相位的多个内部时钟信号INCLK。例如，内部时钟发生电路123可以产生分别具有0°、90°、180°和270°的相位的四个内部时钟信号INCLK。内部时钟发生电路123可以检测多个内部时钟信号INCLK的占空比，并且可以校正多个内部时钟信号INCLK的占空比。例如，内部时钟发生电路123可以校正多个内部时钟信号INCLK的占空比，使得内部时钟信号INCLK的高电平区间与低电平区间的占空比是50:50。内部时钟发生电路123可以通过将延迟时钟信号CLKD分频来产生多个内部时钟信号INCLK。例如，内部时钟发生电路123可以通过将延迟时钟信号CLKD的频率减半来产生具有比延迟时钟信号CLKD低的频率的多个内部时钟信号INCLK。The internal
时钟树124可以延迟多个内部时钟信号INCLK。时钟树124可以延迟多个内部时钟信号INCLK，使得多个内部时钟信号INCLK与从第二半导体装置120输出的数据DQ同步。数据选通发送器125可以接收时钟树124的输出。数据选通发送器125可以电耦接到数据选通总线104。数据选通发送器125可以基于时钟树124的输出，通过驱动数据选通总线104而将数据选通信号DQS发送到第一半导体装置110。
图2是示出根据实施例的半导体装置内的内部时钟发生电路200的配置的图。图2中示出的元件可以被应用为图1所示的第二半导体装置120的内部时钟发生电路123。此外，构成内部时钟发生电路200的元件中的至少一部分元件或全部元件可以设置在第一半导体装置110内。如图2所示，内部时钟发生电路200可以包括多相时钟发生器210、频率检测器220、占空检测电路230和锁存比较器240。多相时钟发生器210可以通过接收从图1所示的延迟锁定环电路122输出的延迟时钟信号CLKD，产生第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。多相时钟发生器210可以从延迟时钟信号CLKD产生分别具有0°、90°、180°和270°的相位的第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK，所述第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的序列之中的两个内部时钟信号彼此具有90°的相位差。例如，第二内部时钟信号QCLK可以距第一内部时钟信号ICLK具有90°的滞后相位，第三内部时钟信号IBCLK可以距第二内部时钟信号QCLK具有90°的滞后相位，以及第四内部时钟信号QBCLK可以距第三内部时钟信号IBCLK具有90°的滞后相位。第一内部时钟信号ICLK可以距第四内部时钟信号QBCLK具有90°的滞后相位。虽然图2提供了例如用于产生四个内部时钟信号INCLK(即，第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK)的多相时钟发生器210，但是多相时钟发生器210可以被修改为产生两个或八个内部时钟信号INCLK。FIG. 2 is a diagram showing the configuration of an internal
多相时钟发生器210可以通过将延迟时钟信号CLKD的频率减半，产生第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK。延迟时钟信号CLKD的频率可以是第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的频率的两倍。第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的序列之中的两个内部时钟信号之间的相位差可以对应于延迟时钟信号CLKD的周期的一半。多相时钟发生器210可以包括时钟分频电路，所述时钟分频电路被配置为对延迟时钟信号CLKD的频率进行分频。多相时钟发生器210可以从锁存比较器240接收输出信号OUT。输出信号OUT可以与互补信号OUTB一起输入到多相时钟发生器210。多相时钟发生器210可以基于输出信号OUT，调整第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的延迟量和/或占空比。The
频率检测器220可以检测半导体装置的操作速度。频率检测器220可以基于系统时钟信号CLK来检测半导体装置的操作速度。频率检测器220可以接收参考时钟信号CLKREF，所述参考时钟信号CLKREF是通过接收系统时钟信号CLK而产生的，并且频率检测器220可以通过检测参考时钟信号CLKREF的频率来产生频率检测信号LF和电容控制信号CAPC。频率检测信号LF可以在高电平处被使能，并且电容控制信号CAPC可以是包括多个比特位的码信号。例如，当参考时钟信号CLKREF具有高于特定值的高频率时，频率检测器220可以将频率检测信号LF禁止并增大电容控制信号CAPC的码值。当参考时钟信号CLKREF具有低于该特定值的低频率时，频率检测器220可以将频率检测信号LF使能并减小电容控制信号CAPC的码值。The
占空检测电路230可以接收第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK以及电容控制信号CAPC。占空检测电路230可以通过检测第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的占空比，产生第一检测信号OUTP和第二检测信号OUTN。占空检测电路230可以通过比较第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK之中的至少两个内部时钟信号的相位，产生第一检测信号OUTP和第二检测信号OUTN。例如，占空检测电路230可以通过比较第一内部时钟信号ICLK与第三内部时钟信号IBCLK的相位，产生第一检测信号OUTP和第二检测信号OUTN。占空检测电路230可以通过比较第二内部时钟信号QCLK与第四内部时钟信号QBCLK的相位，产生第一检测信号OUTP和第二检测信号OUTN。然而，占空检测电路230可以被修改为通过比较第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK之中的两个或更多个内部时钟信号的相位来检测占空比。在一个实施例中，占空检测电路230可以通过比较第一内部时钟信号ICLK与第二内部时钟信号QCLK的相位、比较第二内部时钟信号QCLK与第四内部时钟信号QBCLK的相位、以及比较第四内部时钟信号QBCLK与第一内部时钟信号ICLK的相位，产生第一检测信号OUTP和第二检测信号OUTN。The
占空检测电路230可以基于参考时钟信号CLKREF的频率产生第一检测信号OUTP和第二检测信号OUTN，所述第一检测信号OUTP和第二检测信号OUTN具有在第一范围和第二范围之中的一个范围内的电压电平。例如，当参考时钟信号CLKREF具有低频率时，占空检测电路230可以产生具有在第一范围内的电压电平的第一检测信号OUTP和第二检测信号OUTN。当参考时钟信号CLKREF具有高频率时，占空检测电路230可以产生具有在第二范围内的电压电平的第一检测信号OUTP和第二检测信号OUTN。在第二范围内的电压电平可以高于在第一范围内的电压电平。The
占空检测电路230可以包括边沿脉冲发生器231和占空检测器232。边沿脉冲发生器231可以接收第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK，并且可以基于第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK中的至少一部分来产生第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK。边沿脉冲发生器231可以基于至少两个内部时钟信号来产生第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK。例如，边沿脉冲发生器231可以在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号IBCLK的上升沿的区间期间产生具有逻辑高电平的第一边沿脉冲信号FCLK，所述第三内部时钟信号IBCLK与第一内部时钟信号ICLK具有180°的相位差。边沿脉冲发生器231可以在从第三内部时钟信号IBCLK的上升沿到第一内部时钟信号ICLK的上升沿的区间期间产生具有逻辑高电平的第二边沿脉冲信号RCLK。The
图3是示出图2中所示的边沿脉冲发生器231的操作的图。如图3所示，第一内部时钟信号ICLK可以距第二内部时钟信号QCLK具有90°的领先相位，第二内部时钟信号QCLK可以距第三内部时钟信号IBCLK具有90°的领先相位，第三内部时钟信号IBCLK可以距第四内部时钟信号QBCLK具有90°的领先相位，以及第四内部时钟信号QBCLK可以距第一内部时钟信号ICLK具有90°的领先相位。图3示出了例如基于第一内部时钟信号ICLK和第三内部时钟信号IBCLK而产生的第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK。边沿脉冲发生器231可以在从第一内部时钟信号ICLK的上升沿到第三内部时钟信号IBCLK的上升沿的区间期间产生具有逻辑高电平的第一边沿脉冲信号FCLK。边沿脉冲发生器231可以在从第三内部时钟信号IBCLK的上升沿到第一内部时钟信号ICLK的上升沿的区间期间产生具有逻辑高电平的第二边沿脉冲信号RCLK。边沿脉冲发生器231可以产生与两个内部时钟信号的上升沿之间的区间相对应的边沿脉冲信号，使得检测到两个内部时钟信号的占空比之间的差异。当第一内部时钟信号ICLK的占空比与第三内部时钟信号IBCLK的占空比之间存在差异时，第一边沿脉冲信号FCLK的高电平的脉冲宽度可能与第二边沿脉冲信号RCLK的高电平的脉冲宽度不同。FIG. 3 is a diagram showing the operation of the
返回参考图2，占空检测器232可以接收第一边沿脉冲信号FCLK、第二边沿脉冲信号RCLK和电容控制信号CAPC。占空检测器232可以基于电容控制信号CAPC来调整用于输出第一检测信号OUTP和第二检测信号OUTN的节点的电容。例如，当参考时钟信号CLKREF具有低频率时，占空检测器232可以基于电容控制信号CAPC而相对地增大所述节点的电容。当参考时钟信号CLKREF具有高频率时，占空检测器232可以基于电容控制信号CAPC而相对地减小所述节点的电容。稍后将描述更多内容。占空检测器232可以通过基于第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK而将所述节点的电压放电，产生第一检测信号OUTP和第二检测信号OUTN。占空检测器232可以根据第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK的高电平区间的持续时间，产生彼此具有不同电压电平的第一检测信号OUTP和第二检测信号OUTN。Referring back to FIG. 2 , the
锁存比较器240可以接收频率检测信号LF、第一检测信号OUTP和第二检测信号OUTN。锁存比较器240可以基于频率检测信号LF、第一检测信号OUTP和第二检测信号OUTN来产生输出信号OUT。如稍后将描述的，锁存比较器240可以包括多个配置元件，并且可以通过基于频率检测信号LF而主要将所述配置元件之中的所选元件激活，从第一检测信号OUTP和第二检测信号OUTN产生输出信号OUT。当第一检测信号OUTP和第二检测信号OUTN具有在第一范围内的电压电平时，锁存比较器240可以通过主要将所述配置元件中的一部分激活来产生输出信号OUT，以及当第一检测信号OUTP和第二检测信号OUTN具有在第二范围内的电压电平时，锁存比较器240可以通过主要将所述配置元件中的另一部分激活来产生输出信号OUT。The
图4是示出图2中所示的占空检测器232的配置的图。参考图4，占空检测器232可以包括第一放电晶体管DT1、第二放电晶体管DT2、第一使能晶体管ET1、第二使能晶体管ET2、第一预充电晶体管PT1、第二预充电晶体管PT2、第一电容器CAP1和第二电容器CAP2。第一放电晶体管DT1可以电耦接在第一节点N1与接地电压节点VSS之间，并且可以接收第一边沿脉冲信号FCLK。第二放电晶体管DT2可以电耦接在第二节点N2与接地电压节点VSS之间，并且可以接收第二边沿脉冲信号RCLK。第一使能晶体管ET1可以接收第一使能信号DCON，并且可以基于第一使能信号DCON将第一放电晶体管DT1电耦接到接地电压节点VSS。第二使能晶体管ET2可以接收第一使能信号DCON，并且可以基于第一使能信号DCON将第二放电晶体管DT2电耦接到接地电压节点VSS。当占空检测电路230执行占空检测操作时，第一使能信号DCON可以被使能。第一预充电晶体管PT1可以基于预充电信号PCG向第一节点N1提供电源电压VDD。第二预充电晶体管PT2可以基于预充电信号PCG向第二节点N2提供电源电压VDD。在提供第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK之前，预充电信号PCG可以被使能以对第一节点N1和第二节点N2进行预充电。FIG. 4 is a diagram showing the configuration of the
第一电容器CAP1可以在一端电耦接到第一节点N1，并且可以在另一端电耦接到接地电压节点VSS。第二电容器CAP2可以在一端电耦接到第二节点N2，并且可以在另一端电耦接到接地电压节点VSS。第一电容器CAP1与第二电容器CAP2的电容可以彼此相同。第一电容器CAP1和第二电容器CAP2可以接收电容控制信号CAPC，并且可以具有根据电容控制信号CAPC而变化的电容。例如，第一电容器CAP1和第二电容器CAP2可以根据具有大的码值的电容控制信号CAPC而具有大的电容，以及可以根据具有小的码值的电容控制信号CAPC而具有小的电容。The first capacitor CAP1 may be electrically coupled to the first node N1 at one end, and may be electrically coupled to the ground voltage node VSS at the other end. The second capacitor CAP2 may be electrically coupled to the second node N2 at one end, and may be electrically coupled to the ground voltage node VSS at the other end. The capacitances of the first capacitor CAP1 and the second capacitor CAP2 may be the same as each other. The first capacitor CAP1 and the second capacitor CAP2 may receive the capacitance control signal CAPC and may have capacitances that vary according to the capacitance control signal CAPC. For example, the first capacitor CAP1 and the second capacitor CAP2 may have large capacitances according to the capacitance control signal CAPC having a large code value, and may have small capacitances according to the capacitance control signal CAPC having a small code value.
图5是示出图4中所示的占空检测器232的操作的图。参考图4和图5所描述的将是如下的占空检测器232的操作。当占空检测器232执行占空检测操作时，预充电信号PCG和第一使能信号DCON可以被使能。第一预充电晶体管PT1和第二预充电晶体管PT2可以分别将第一节点N1和第二节点N2驱动到电源电压VDD，并且，分别与第一节点N1和第二节点N2耦接的第一电容器CAP1和第二电容器CAP2可以被充电到电源电压VDD的电压电平。第一检测信号OUTP和第二检测信号OUTN可以具有与电源电压VDD相对应的电压电平。当第一使能信号DCON被使能时，第一使能晶体管ET1和第二使能晶体管ET2可以分别形成从第一放电晶体管DT1和第二放电晶体管DT2到接地电压节点VSS的电流路径。当提供第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK时，第一放电晶体管DT1和第二放电晶体管DT2可以被导通。在第一边沿脉冲信号FCLK的高电平区间期间，电流可以通过第一放电晶体管DT1从第一节点N1流到接地电压节点VSS，并且因此第一电容器CAP1可以被放电。在第二边沿脉冲信号RCLK的高电平区间期间，电流可以通过第二放电晶体管DT2从第二节点N2流到接地电压节点VSS，并且因此第二电容器CAP2可以被放电。当第二边沿脉冲信号RCLK的高电平区间长于第一边沿脉冲信号FCLK的高电平区间时，第二电容器CAP2可以比第一电容器CAP1放电更大的量，并且第一节点N1的电压电平可以相对高于第二节点N2的电压电平。因此，第一检测信号OUTP和第二检测信号OUTN可以被产生为具有彼此不同的电压电平。FIG. 5 is a diagram showing the operation of the
图6A是示出根据半导体装置的操作速度的第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK的波形的图，以及图6B是示出根据图6A中所示的第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK的第一检测信号OUTP和第二检测信号OUTN的电压电平的图。参考图6A，随着半导体装置的操作速度变得更大，系统时钟信号CLK和参考时钟信号CLKREF的频率可以变得更大。当参考时钟信号CLKREF的频率高时所产生的第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的频率可以大于当参考时钟信号CLKREF的频率低时所产生的第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的频率。因此，当参考时钟信号CLKREF的频率相对较高时，第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度可以相对较窄。相反，当参考时钟信号CLKREF的频率相对较低时，第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度可以相对较宽。6A is a diagram showing waveforms of the first edge pulse signal FCLK and the second edge pulse signal RCLK according to the operating speed of the semiconductor device, and FIG. 6B is a diagram showing the first edge pulse signals FCLK and the second edge pulse signal RCLK according to the operation speed shown in FIG. 6A . A graph of the voltage levels of the first detection signal OUTP and the second detection signal OUTN of the second edge pulse signal RCLK. Referring to FIG. 6A , as the operating speed of the semiconductor device becomes larger, the frequencies of the system clock signal CLK and the reference clock signal CLKREF may become larger. The frequencies of the first to fourth internal clock signals ICLK, QCLK, IBCLK and QBCLK generated when the frequency of the reference clock signal CLKREF is high may be greater than the first internal clock generated when the frequency of the reference clock signal CLKREF is low signal to the frequency of the fourth internal clock signals ICLK, QCLK, IBCLK and QBCLK. Therefore, when the frequency of the reference clock signal CLKREF is relatively high, the pulse width of the first edge pulse signal FCLK and the pulse width of the second edge pulse signal RCLK may be relatively narrow. Conversely, when the frequency of the reference clock signal CLKREF is relatively low, the pulse width of the first edge pulse signal FCLK and the pulse width of the second edge pulse signal RCLK may be relatively wide.
参考图5、图6A和图6B，当假定第一电容器CAP1和第二电容器CAP2具有固定电容时，不能保证占空检测器232将在全频率环境中良好地工作。所述电容器可以在第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK的高电平区间期间被放电，因为放电量可以根据第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度而不同。即，随着第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度变窄，更少量的电荷可以被放电，以及随着第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度变宽，更大量的电荷可以被放电。当第一电容器CAP1的电容和第二电容器CAP2的电容过小时，可能会出现以下问题：由于在参考时钟信号CLKREF的频率相对较低时所产生的第一边沿脉冲信号FCLK和第二边沿脉冲信号RCLK的缘故，第一检测信号OUTP的电压电平和第二检测信号OUTN的电压电平被降低到接地电压电平VSS。因此，占空检测器232的第一电容器CAP1和第二电容器CAP2可以具有根据电容控制信号CAPC而变化的电容。当参考时钟信号CLKREF的频率相对低时，第一电容器CAP1和第二电容器CAP2可以具有相对较大的电容。当参考时钟信号CLKREF的频率相对较高时，第一电容器CAP1和第二电容器CAP2可以具有相对较小的电容。然而，即使当第一电容器CAP1的电容和第二电容器CAP2的电容被调整时，占空检测器232的第一电容器CAP1和第二电容器CAP2的最大电容也可能是有限的，并且因此第一检测信号OUTP的电压电平和第二检测信号OUTN的电压电平可以根据第一边沿脉冲信号FCLK的脉冲宽度和第二边沿脉冲信号RCLK的脉冲宽度而变化。例如，当参考时钟信号CLKREF的频率较高时第一检测信号OUTP的电压电平和第二检测信号OUTN的电压电平可以高于当参考时钟信号CLKREF的频率低时第一检测信号OUTP的电压电平和第二检测信号OUTN的电压电平。如图6B中所示，当参考时钟信号CLKREF的频率低时，占空检测器232可以产生具有在第一范围内的电压电平的第一检测信号OUTPL和第二检测信号OUTNL，以及当参考时钟信号CLKREF的频率高时，占空检测器232可以产生具有在第二范围内的电压电平的第一检测信号OUTPH和第二检测信号OUTNH。在第二范围内的电压电平可以高于在第一范围内的电压电平。5, 6A and 6B, when it is assumed that the first capacitor CAP1 and the second capacitor CAP2 have fixed capacitances, there is no guarantee that the
图7是示出根据实施例的锁存比较器700的配置的图。锁存比较器700可以被应用为图2中所示的锁存比较器240。锁存比较器700可以接收第一检测信号OUTP作为第一输入信号，并且可以接收第二检测信号OUTN作为第二输入信号。在下文中，第一输入信号和第一检测信号OUTP可以是相同的信号，以及第二输入信号和第二检测信号OUTN可以是相同的信号。锁存比较器700可以基于第一输入信号OUTP和第二输入信号OUTN产生第一锁存信号LAT和第二锁存信号LATB，并且可以基于第一锁存信号LAT和第二锁存信号LATB产生输出信号OUT。锁存比较器700可以包括放大电路710和锁存电路720。放大电路710可以放大第一输入信号OUTP和第二输入信号OUTN。锁存电路720可以通过锁存放大电路710的放大结果来产生第一锁存信号LAT和第二锁存信号LATB。放大电路710可以根据第一使能信号DCON和第二使能信号COMEN进行操作，以及锁存电路720可以根据第二使能信号COMEN进行操作。例如，第二使能信号COMEN可以基于参考时钟信号CLKREF而产生。例如，当第二使能信号COMEN具有高电平时，放大电路710可以对第一输入信号OUTP和第二输入信号OUTN执行放大操作。当第二使能信号COMEN具有低电平时，锁存电路720可以通过锁存由放大电路710放大的信号来产生第一锁存信号LAT和第二锁存信号LATB。FIG. 7 is a diagram showing the configuration of the
当第一输入信号OUTP和第二输入信号OUTN具有在第一范围内的电压电平时，放大电路710可以基于第一输入信号OUTP和第二输入信号OUTN，改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。放大电路710可以通过放大第一输入信号OUTP和第二输入信号OUTN，将第一输出节点ON1的电压电平和第二输出节点ON2的电压电平之中的一个改变为第一电压电平。当第一输入信号OUTP和第二输入信号OUTN具有在第二范围内的电压电平时，放大电路710可以基于第一输入信号OUTP和第二输入信号OUTN，改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平。放大电路710可以通过放大第一输入信号OUTP和第二输入信号OUTN，将第三输出节点ON3的电压电平和第四输出节点ON4的电压电平之中的一个改变为第二电压电平。第一电压电平可以高于第二电压电平。第一电压电平可以对应于第一电压VDD的电压电平，以及第二电压电平可以对应于第二电压VSS的电压电平。例如，第一电压VDD可以是锁存比较器700接收的电源电压，以及第二电压VSS可以具有比该电源电压低的电平并且可以是接地电压。锁存比较器700可以通过第一电压轨道701被提供第一电压VDD，并且可以通过第二电压轨道702被提供第二电压VSS。频率检测信号LF可以具有关于第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平所在的范围的信息。放大电路710可以根据频率检测信号LF将第一输入信号OUTP和第二输入信号OUTN的放大结果提供给一对第一输出节点ON1与第二输出节点ON2、或者一对第三输出节点ON3与第四输出节点ON4。When the first input signal OUTP and the second input signal OUTN have voltage levels within the first range, the amplifying
锁存电路720可以根据频率检测信号LF，基于第一输出节点ON1的电压电平和第二输出节点ON2的电压电平、或第三输出节点ON3的电压电平和第四输出节点ON4的电压电平，产生第一锁存信号LAT和第二锁存信号LATB。当第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第一范围内时，锁存电路720可以基于第一输出节点ON1的电压电平和第二输出节点ON2的电压电平，产生第一锁存信号LAT和第二锁存信号LATB。当第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第二范围内时，锁存电路720可以基于第三输出节点ON3的电压电平和第四输出节点ON4的电压电平，产生第一锁存信号LAT和第二锁存信号LATB。The
锁存比较器700还可以包括输出锁存电路730。输出锁存电路730可以通过接收第一锁存信号LAT和第二锁存信号LATB来产生输出信号OUT。输出锁存电路730可以基于第一锁存信号LAT和第二锁存信号LATB将输出信号OUT使能。例如，当第二锁存信号LATB被使能时，输出锁存电路730可以将输出信号OUT使能并将输出信号OUT的互补信号OUTB禁止。当第一锁存信号LAT被使能时，输出锁存电路730可以将输出信号OUT禁止并将互补信号OUTB使能。输出锁存电路730可以由RS锁存器实现，所述RS锁存器被配置为：在设置节点S处接收第二锁存信号LATB，在复位节点R处接收第一锁存信号LAT，以及将输出信号OUT和互补信号OUTB输出。Latching
放大电路710可以包括第一放大电路711和第二放大电路712。当第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第一范围内时，第一放大电路711可以基于第一输入信号OUTP和第二输入信号OUTN，改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。第一放大电路711可以基于第一输入信号OUTP和第二输入信号OUTN，将第一输出节点ON1的电压电平和第二输出节点ON2的电压电平之中的一个改变为第一电压电平。第一放大电路711可以基于频率检测信号LF和第一使能信号DCON，通过放大第一输入信号OUTP和第二输入信号OUTN，将第一输出节点ON1的电压电平和第二输出节点ON2的电压电平之中的一个改变为第一电压电平。当频率检测信号LF被使能时，第一放大电路711可以基于第一输入信号OUTP和第二输入信号OUTN，将第一输出节点ON1的电压电平和第二输出节点ON2的电压电平之中的一个改变为第一电压电平。The amplifying
第一放大电路711可以包括第一差分电路741和第一电压切换电路742。第一差分电路741可以是具有P沟道MOS晶体管的P型放大电路。第一差分电路741可以通过放大第一输入信号OUTP和第二输入信号OUTN，改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。第一电压切换电路742可以电耦接到第一电压轨道701。第一电压切换电路742可以基于频率检测信号LF和第一使能信号DCON将第一电压VDD提供给第一差分电路741。例如，当频率检测信号LF和第一使能信号DCON都被使能时，第一电压切换电路742可以将第一电压VDD提供给第一差分电路741。当从第一电压切换电路742提供第一电压VDD时，第一差分电路741可以通过放大第一输入信号OUTP和第二输入信号OUTN，改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。The
第一差分电路741可以包括第一P沟道MOS晶体管P1和第二P沟道MOS晶体管P2。第一P沟道MOS晶体管P1可以接收第一输入信号OUTP，并且可以将第二输出节点ON2的电压电平改变为第一电压电平。第二P沟道MOS晶体管P2可以接收第二输入信号OUTN，并且可以将第一输出节点ON1的电压电平改变为第一电压电平。第一P沟道MOS晶体管P1可以在其栅极处接收第一输入信号OUTP，并且可以在其漏极处电耦接到第二输出节点ON2。第二P沟道MOS晶体管P2可以在其栅极处接收第二输入信号OUTN，可以在其漏极处电耦接到第一输出节点ON1，并且可以在其源极处电耦接到第一P沟道MOS晶体管P1的源极。The first
第一电压切换电路742可以包括与非门ND和第三P沟道MOS晶体管P3。与非门ND可以接收频率检测信号LF和第一使能信号DCON。第三P沟道MOS晶体管P3可以在其栅极处接收与非门ND的输出，可以在其源极处电耦接到第一电压轨道701以接收第一电压VDD，并且可以在其漏极处电耦接到第一P沟道MOS晶体管P1的源极和第二P沟道MOS晶体管P2的源极。The first
当第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第二范围内时，第二放大电路712可以基于第一输入信号OUTP和第二输入信号OUTN，改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平。第二放大电路712可以基于第一输入信号OUTP和第二输入信号OUTN，将第三输出节点ON3的电压电平和第四输出节点ON4的电压电平之中的一个改变为第二电压电平。第二放大电路712可以基于第二使能信号COMEN，通过放大第一输入信号OUTP和第二输入信号OUTN，将第三输出节点ON3的电压电平和第四输出节点ON4的电压电平之中的一个改变为第二电压电平。当频率检测信号LF被禁止时，第二放大电路712可以基于第一输入信号OUTP和第二输入信号OUTN，将第三输出节点ON3的电压电平和第四输出节点ON4的电压电平之中的一个改变为第二电压电平。When the voltage level of the first input signal OUTP and the voltage level of the second input signal OUTN are within the second range, the
第二放大电路712可以包括第二差分电路751和第二电压切换电路752。第二差分电路751可以是具有N沟道MOS晶体管的N型放大电路。第二差分电路751可以通过放大第一输入信号OUTP和第二输入信号OUTN，改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平。第二电压切换电路752可以电耦接到第二电压轨道702。第二电压切换电路752可以基于第二使能信号COMEN将第二电压VSS提供给第二差分电路751。例如，当第二使能信号COMEN被使能为高电平时，第二电压切换电路752可以将第二电压VSS提供给第二差分电路751。当从第二电压切换电路752提供第二电压VSS时，第二差分电路751可以通过放大第一输入信号OUTP和第二输入信号OUTN，改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平。The
第二差分电路751可以包括第一N沟道MOS晶体管N1和第二N沟道MOS晶体管N2。第一N沟道MOS晶体管N1可以接收第一输入信号OUTP，并且可以将第四输出节点ON4的电压电平改变为第二电压电平。第二N沟道MOS晶体管N2可以接收第二输入信号OUTN，并且可以将第三输出节点ON3的电压电平改变为第二电压电平。第一N沟道MOS晶体管N1可以在其栅极处接收第一输入信号OUTP，并且可以在其漏极处电耦接到第四输出节点ON4。第二N沟道MOS晶体管N2可以在其栅极处接收第二输入信号OUTN，可以在其漏极处电耦接到第三输出节点ON3，并且可以在其源极处电耦接到第一N沟道MOS晶体管N1的源极。The second
第二电压切换电路752可以包括第三N沟道MOS晶体管N3。第三N沟道MOS晶体管N3可以在其栅极处接收第二使能信号COMEN，可以在其源极处电耦接到第二电压轨道702以接收第二电压VSS，并且可以在其漏极处电耦接到第一N沟道MOS晶体管N1的源极和第二N沟道MOS晶体管N2的源极。The second voltage switching circuit 752 may include a third N-channel MOS transistor N3. The third N-channel MOS transistor N3 may receive the second enable signal COMEN at its gate, may be electrically coupled to the
锁存电路720可以包括节点切换电路721、第一反相电路722和第二反相电路723。节点切换电路721可以基于频率检测信号LF和第二使能信号COMEN，将第一输出节点ON1和第二输出节点ON2分别与第三输出节点ON3和第四输出节点ON4电耦接。第三输出节点ON3可以电耦接到第一锁存节点LN1，以及第四输出节点ON4可以电耦接到第二锁存节点LN2。第一锁存信号LAT可以从第一锁存节点LN1输出，以及第二锁存信号LATB可以从第二锁存节点LN2输出。当频率检测信号LF和第二使能信号COMEN被使能时，节点切换电路721可以将第一输出节点ON1电耦接到第一锁存节点LN1，并且可以将第二输出节点ON2电耦接到第二锁存节点LN2。当频率检测信号LF被禁止时，节点切换电路721可以将第一输出节点ON1与第一锁存节点LN1电解耦，并且可以将第二输出节点ON2与第二锁存节点LN2电解耦。因此，当频率检测信号LF被使能并且第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第一范围内时，节点切换电路721可以将第一输出节点ON1和第二输出节点ON2分别与第一锁存节点LN1和第二锁存节点LN2电耦接。第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平可以基于第一输出节点ON1的电压电平和第二输出节点ON2的电压电平而改变。锁存电路720可以基于第一输出节点ON1的电压电平和第二输出节点ON2的电压电平，通过第一锁存节点LN1和第二锁存节点LN2产生第一锁存信号LAT和第二锁存信号LATB。当频率检测信号LF被禁止并且第一输入信号OUTP的电压电平和第二输入信号OUTN的电压电平在第二范围内时，节点切换电路721可以将第一输出节点ON1和第二输出节点ON2分别与第一锁存节点LN1和第二锁存节点LN2电解耦。因此，锁存电路720可以基于第三输出节点ON3的电压电平和第四输出节点ON4的电压电平，通过第一锁存节点LN1和第二锁存节点LN2产生第一锁存信号LAT和第二锁存信号LATB。The
第一反相电路722可以通过将第二锁存节点LN2的电压电平反相来锁存第一锁存节点LN1的电压电平，并且可以通过第一锁存节点LN1输出第一锁存信号LAT。第二反相电路723可以通过将第一锁存节点LN1的电压电平反相来锁存第二锁存节点LN2的电压电平，并且可以通过第二锁存节点LN2输出第二锁存信号LATB。The
锁存电路720还可以包括预充电电路724。预充电电路724可以接收第二使能信号COMEN。当第二使能信号COMEN被禁止时，预充电电路724可以将第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平预充电到第一电压电平。预充电电路724可以电耦接到第一电压轨道701以接收第一电压VDD，并且当第二使能信号COMEN被禁止时，可以将第一电压VDD提供到第一锁存节点LN1和第二锁存节点LN2。The
节点切换电路721可以包括与门AND、第一晶体管T1和第二晶体管T2。与门AND可以接收频率检测信号LF和第二使能信号COMEN，并且当频率检测信号LF和第二使能信号COMEN都被使能为高电平时，可以输出高电平的信号。第一晶体管T1和第二晶体管T2可以是N沟道MOS晶体管。第一晶体管T1可以在其栅极处接收与门AND的输出，可以在其漏极处电耦接到第三输出节点ON3和第一锁存节点LN1，并且可以在其源极处电耦接到第一输出节点ON1。第二晶体管T2可以在其栅极处接收与门AND的输出，可以在其漏极处电耦接到第四输出节点ON4和第二锁存节点LN2，并且可以在其源极处电耦接到第二输出节点ON2。The
第一反相电路722可以包括第三晶体管T3和第四晶体管T4。第三晶体管T3可以是P沟道MOS晶体管，以及第四晶体管T4可以是N沟道MOS晶体管。第三晶体管T3可以在其栅极处电耦接到第二锁存节点LN2，可以在其源极处接收第一电压VDD，并且可以在其漏极处电耦接到第一锁存节点LN1和第三输出节点ON3。第四晶体管T4可以在其栅极处电耦接到第二锁存节点LN2，可以在其源极处接收第二电压VSS，并且可以在其漏极处电耦接到第一输出节点ON1。The
第二反相电路723可以包括第五晶体管T5和第六晶体管T6。第五晶体管T5可以是P沟道MOS晶体管，以及第六晶体管T6可以是N沟道MOS晶体管。第五晶体管T5可以在其栅极处电耦接到第一锁存节点LN1，可以在其源极处接收第一电压VDD，并且可以在其漏极处电耦接到第二锁存节点LN2和第四输出节点ON4。第六晶体管T6可以在其栅极处电耦接到第一锁存节点LN1，可以在其源极处接收第二电压VSS，并且可以在其漏极处电耦接到第二输出节点ON2。The
预充电电路724可以包括第七晶体管T7和第八晶体管T8。第七晶体管T7和第八晶体管T8可以是P沟道MOS晶体管。第七晶体管T7可以在其栅极处接收第二使能信号COMEN，可以在其源极处接收第一电压VDD，并且可以在其漏极处电耦接到第一锁存节点LN1。第八晶体管T8可以在其栅极处接收第二使能信号COMEN，可以在其源极处接收第一电压VDD，并且可以在其漏极处电耦接到第二锁存节点LN2。The
在下文中，参考图2和图7描述的将是根据本公开的实施例的锁存比较器700的操作。当半导体装置的操作速度相对较慢并且参考时钟信号CLKREF的频率相对较低时，频率检测器220可以将频率检测信号LF使能。占空检测电路230可以检测第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的占空比，并且可以产生具有在第一范围内的电压电平的第一检测信号OUTP和第二检测信号OUTN(即，第一输入信号OUTP和第二输入信号OUTN)。第一电压切换电路742可以基于频率检测信号LF和第一使能信号DCON将第一电压VDD提供给第一差分电路741。因此，第一差分电路741可以通过放大第一检测信号OUTP和第二检测信号OUTN，改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平。尽管作为N型放大电路的第二差分电路751从第二电压切换电路752被提供第二电压VSS，但是，因为第一检测信号OUTP的电压电平和第二检测信号OUTN的电压电平在第一范围内，所以第二差分电路751可以不放大第一检测信号OUTP和第二检测信号OUTN。基于频率检测信号LF和第二使能信号COMEN，节点切换电路721可以将第一输出节点ON1电耦接到第三输出节点ON3和第一锁存节点LN1，并且可以将第二输出节点ON2电耦接到第四输出节点ON4和第二锁存节点LN2。第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平可以通过由第一差分电路741而改变的第一输出节点ON1的电压电平和第二输出节点ON2的电压电平而被有源地改变。第一反相电路722可以基于第二锁存节点LN2的电压电平来保持第一锁存节点LN1的电压电平。第二反相电路723可以基于第一锁存节点LN1的电压电平来保持第二锁存节点LN2的电压电平。输出锁存电路730可以基于通过第三输出节点ON3和第四输出节点ON4而输出的第一锁存信号LAT和第二锁存信号LATB而产生输出信号OUT和互补信号OUTB。Hereinafter, described with reference to FIGS. 2 and 7 will be operations of the latching
当半导体装置的操作速度相对较快并且参考时钟信号CLKREF的频率相对较高时，频率检测器220可以将频率检测信号LF禁止。占空检测电路230可以检测第一内部时钟信号至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的占空比，并且可以产生具有在第二范围内的电压电平的第一检测信号OUTP和第二检测信号OUTN。第一电压切换电路742可以基于频率检测信号LF和第一使能信号DCON而不向第一差分电路741提供第一电压VDD。因此，第一差分电路741可以被去激活。第二差分电路751可以基于第一检测信号OUTP和第二检测信号OUTN来改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平。基于频率检测信号LF，节点切换电路721可以将第一输出节点ON1与第三输出节点ON3电解耦，使得第一输出节点ON1与第一锁存节点LN1电隔离。节点切换电路721可以将第二输出节点ON2与第四输出节点ON4电解耦，使得第二输出节点ON2与第二锁存节点LN2电隔离。因此，第一反相电路722的第四晶体管T4可以不影响第一锁存节点LN1的电压电平，以及第二反相电路723的第六晶体管T6可以不影响第二锁存节点LN2的电压电平。第一反相电路722的第三晶体管T3可以基于第四输出节点ON4的电压电平和第二锁存节点LN2的电压电平，将第一锁存节点LN1驱动到第一电压电平。第二反相电路723的第五晶体管T5可以基于第三输出节点ON3的电压电平和第一锁存节点LN1的电压电平，保持第二锁存节点LN2的电压电平。输出锁存电路730可以基于通过第三输出节点ON3和第四输出节点ON4而输出的第一锁存信号LAT和第二锁存信号LATB而产生输出信号OUT和互补信号OUTB。When the operation speed of the semiconductor device is relatively fast and the frequency of the reference clock signal CLKREF is relatively high, the
图8是示出根据实施例的锁存比较器800的配置的图。锁存比较器800可以电耦接在第一电压轨道801与第二电压轨道802之间以进行操作。锁存比较器800可以包括放大电路810、锁存电路820和输出锁存电路830。锁存电路820可以包括节点切换电路821、第一反相电路822、第二反相电路823、预充电电路824和电流路径阻断电路825。锁存比较器800可以具有与锁存比较器700相同的配置元件，除了锁存电路820还包括位于第三输出节点ON3和第四输出节点ON4与第一锁存节点LN1和第二锁存节点LN2之间的电流路径阻断电路825之外。因此，相似的附图标记指代相同的配置元件，并且将省略对相同配置元件的重复描述。FIG. 8 is a diagram showing the configuration of the
电流路径阻断电路825可以基于第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平，将第三输出节点ON3和第四输出节点ON4分别电耦接到第一锁存节点LN1和第二锁存节点LN2。当第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平之中的一个电压电平改变时，电流路径阻断电路825可以阻断通过第一锁存节点LN1和第二锁存节点LN2的至少一个电流泄漏路径。电流路径阻断电路825可以稳固地保持第一锁存节点LN1的电压电平和第二锁存节点LN2的电压电平，并且可以通过阻断通过第一锁存节点LN1和第二锁存节点LN2的电流泄漏路径来防止不必要的功耗。The current
电流路径阻断电路825可以包括第一晶体管T11和第二晶体管T12。第一晶体管T11和第二晶体管T12可以是N沟道MOS晶体管。第一晶体管T11可以在其栅极处电耦接到第二锁存节点LN2，可以在其漏极处电耦接到第一锁存节点LN1，并且可以在其源极处电耦接到第三输出节点ON3。第二晶体管T12可以在其栅极处电耦接到第一锁存节点LN1，可以在其漏极处电耦接到第二锁存节点LN2，并且可以在其源极处电耦接到第四输出节点ON4。The current
当第二使能信号COMEN被禁止时，预充电电路824可以将第一锁存节点LN1和第二锁存节点LN2预充电到第一电压电平。第一晶体管T11和第二晶体管T12可以基于被预充电的第一锁存节点LN1和第二锁存节点LN2的电压电平，将第一锁存节点LN1电耦接到第三输出节点ON3，并且可以将第二锁存节点LN2电耦接到第四输出节点ON4。当第二使能信号COMEN被使能时，放大电路810可以操作，并且放大电路810基于第一输入信号OUTP和第二输入信号OUTN，可以改变第一输出节点ON1的电压电平和第二输出节点ON2的电压电平之中的一个，或者可以改变第三输出节点ON3的电压电平和第四输出节点ON4的电压电平之中的一个。例如，当第二输出节点ON2的电压电平降低时，第二锁存节点LN2的电压电平可以降低，并且第一晶体管T11可以被关断。当第一晶体管T11被关断时，第三输出节点ON3可以与第一锁存节点LN1电解耦，并且，从第一锁存节点LN1到第二电压轨道802的泄漏路径可以被阻断。因此，第一锁存节点LN1的电压电平可以被稳固地保持在第一电压电平。另一方面，当第一输出节点ON1的电压电平降低时，第一锁存节点LN1的电压电平可以降低，并且第二晶体管T12可以被关断。当第二晶体管T12被关断时，第四输出节点ON4可以与第二锁存节点LN2电解耦，并且，从第二锁存节点LN2到第二电压轨道802的泄漏路径可以被阻断。因此，第二锁存节点LN2的电压电平可以被稳固地保持在第一电压电平。因此，当锁存电路820还包括电流路径阻断电路825时，可以稳定地保持第一锁存信号LAT的电压电平和第二锁存信号LATB的电压电平，并且可以防止不必要的功耗。When the second enable signal COMEN is disabled, the
虽然上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，所述锁存比较器、利用所述锁存比较器的时钟信号发生电路和半导体装置不应基于所描述的实施例受到限制。相反，本文所描述的锁存比较器、利用所述锁存比较器的内部时钟信号发生电路和半导体装置，应当仅根据结合以上描述和附图的所附权利要求而受到限制。While certain embodiments have been described above, those skilled in the art will understand that the described embodiments are exemplary only. Therefore, the latched comparator, the clock signal generation circuit and the semiconductor device using the latched comparator should not be limited based on the described embodiments. Rather, the latching comparators, internal clock signal generating circuits and semiconductor devices that utilize the latching comparators described herein should be limited only in accordance with the appended claims taken in conjunction with the foregoing description and accompanying drawings.
Claims (29)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2019-0018492 | 2019-02-18 | ||
| KR1020190018492AKR102618521B1 (en) | 2019-02-18 | 2019-02-18 | Latched comparator, clock signal generating circuit and semiconductor apparatus using the latched comparator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111585549Atrue CN111585549A (en) | 2020-08-25 |
| CN111585549B CN111585549B (en) | 2023-09-19 |
Family
ID=72043392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910972136.1AActiveCN111585549B (en) | 2019-02-18 | 2019-10-14 | Latched comparator, clock generating circuit and semiconductor device related thereto |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11050413B2 (en) |
| KR (1) | KR102618521B1 (en) |
| CN (1) | CN111585549B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115882834A (en)* | 2021-09-29 | 2023-03-31 | 瑞昱半导体股份有限公司 | Comparator circuit with false alarm prevention mechanism and its operating method |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380801B1 (en)* | 2000-06-08 | 2002-04-30 | Analog Devices, Inc. | Operational amplifier |
| US20020084838A1 (en)* | 2000-12-29 | 2002-07-04 | Martin Aaron K. | Rail-to-rail input clocked amplifier |
| US20040178829A1 (en)* | 2003-03-14 | 2004-09-16 | Wang Shiou-Yu Alex | Sense amplifier circuit and method |
| US20110115529A1 (en)* | 2009-11-17 | 2011-05-19 | Zoran Corporation | Latched comparator circuit |
| JP2013110690A (en)* | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | Latched comparator |
| US8692582B1 (en)* | 2012-01-06 | 2014-04-08 | Altera Corporation | Latched comparator circuitry |
| CN103973274A (en)* | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | Latch comparator |
| US20140218111A1 (en)* | 2013-02-02 | 2014-08-07 | Novatek Microelectronics Corp. | Operational amplifier circuit and method for enhancing driving capacity thereof |
| US20160336933A1 (en)* | 2015-05-12 | 2016-11-17 | Texas Instruments Incorporated | Sense Amplifier Latch with Offset Correction |
| CN106160744A (en)* | 2016-07-07 | 2016-11-23 | 合肥工业大学 | A kind of high speed dynamic latch comparator applied in low voltage environment |
| US9531352B1 (en)* | 2015-06-24 | 2016-12-27 | Intel Corporation | Latched comparator circuit |
| CN206524828U (en)* | 2017-03-09 | 2017-09-26 | 深圳先进技术研究院 | A kind of comparator and analog-to-digital conversion device |
| US20180144707A1 (en)* | 2016-11-21 | 2018-05-24 | Lapis Semiconductor Co., Ltd. | Output circuit and data driver of liquid crystal display device |
| CN108667447A (en)* | 2018-04-13 | 2018-10-16 | 上海华力集成电路制造有限公司 | Latch circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4680448B2 (en) | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | High speed sampling receiver |
| KR20170045768A (en) | 2015-10-19 | 2017-04-28 | 에스케이하이닉스 주식회사 | Duty cycle detection circuit |
- 2019
- 2019-02-18KRKR1020190018492Apatent/KR102618521B1/enactiveActive
- 2019-09-03USUS16/559,225patent/US11050413B2/enactiveActive
- 2019-10-14CNCN201910972136.1Apatent/CN111585549B/enactiveActive
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380801B1 (en)* | 2000-06-08 | 2002-04-30 | Analog Devices, Inc. | Operational amplifier |
| US20020084838A1 (en)* | 2000-12-29 | 2002-07-04 | Martin Aaron K. | Rail-to-rail input clocked amplifier |
| US20040178829A1 (en)* | 2003-03-14 | 2004-09-16 | Wang Shiou-Yu Alex | Sense amplifier circuit and method |
| US20110115529A1 (en)* | 2009-11-17 | 2011-05-19 | Zoran Corporation | Latched comparator circuit |
| JP2013110690A (en)* | 2011-11-24 | 2013-06-06 | Toyota Motor Corp | Latched comparator |
| US8692582B1 (en)* | 2012-01-06 | 2014-04-08 | Altera Corporation | Latched comparator circuitry |
| US20140218111A1 (en)* | 2013-02-02 | 2014-08-07 | Novatek Microelectronics Corp. | Operational amplifier circuit and method for enhancing driving capacity thereof |
| CN103973274A (en)* | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | Latch comparator |
| US20160336933A1 (en)* | 2015-05-12 | 2016-11-17 | Texas Instruments Incorporated | Sense Amplifier Latch with Offset Correction |
| US9531352B1 (en)* | 2015-06-24 | 2016-12-27 | Intel Corporation | Latched comparator circuit |
| CN106160744A (en)* | 2016-07-07 | 2016-11-23 | 合肥工业大学 | A kind of high speed dynamic latch comparator applied in low voltage environment |
| US20180144707A1 (en)* | 2016-11-21 | 2018-05-24 | Lapis Semiconductor Co., Ltd. | Output circuit and data driver of liquid crystal display device |
| CN206524828U (en)* | 2017-03-09 | 2017-09-26 | 深圳先进技术研究院 | A kind of comparator and analog-to-digital conversion device |
| CN108667447A (en)* | 2018-04-13 | 2018-10-16 | 上海华力集成电路制造有限公司 | Latch circuit |
Non-Patent Citations (3)
| Title |
|---|
| RONGKE YE等: "A_novel_pre-amplifying_and_latching_comparator"* |
| 吕美多: "双电流锁存比较结构的14位SAR_ADC设计"* |
| 李靖坤等: "高速低功耗CMOS动态锁存比较器的设计"* |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115882834A (en)* | 2021-09-29 | 2023-03-31 | 瑞昱半导体股份有限公司 | Comparator circuit with false alarm prevention mechanism and its operating method |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200266803A1 (en) | 2020-08-20 |
| CN111585549B (en) | 2023-09-19 |
| US11050413B2 (en) | 2021-06-29 |
| KR20200100344A (en) | 2020-08-26 |
| KR102618521B1 (en) | 2023-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11005479B2 (en) | Phase detection circuit, and clock generating circuit and semiconductor apparatus using the phase detection circuit | |
| US20200135243A1 (en) | Semiconductor integrated circuit including sense amplifier and latch | |
| CN110492858B (en) | Amplifier, and receiving circuit, semiconductor device and system using the same | |
| CN113970951B (en) | Clock distribution network, semiconductor device using same, and semiconductor system | |
| US12074602B2 (en) | Duty detection circuit, a duty correction circuit, and a semiconductor apparatus using the duty correction circuit | |
| TW202314431A (en) | Semiconductor apparatus including a clock path and semiconductor system | |
| US11907009B2 (en) | Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit | |
| CN111585549B (en) | Latched comparator, clock generating circuit and semiconductor device related thereto | |
| CN100547907C (en) | Circuit and method for detecting phase | |
| CN110166042B (en) | Buffer circuits, clock frequency division circuits and semiconductor devices | |
| US7557632B2 (en) | Internal clock generator and method of generating internal clock | |
| CN100379151C (en) | Method for correcting clock signal and clock signal input/output device | |
| KR102534157B1 (en) | Buffer, multi-phase clock generator, semicondictor apparatus and system using the same | |
| US20250093902A1 (en) | Duty correction circuit, a clock generation circuit and a semiconductor apparatus using the duty correction circuit | |
| US20250219604A1 (en) | Amplification circuit, and receiver circuit and semiconductor apparatus using amplification circuit | |
| US20210359686A1 (en) | Clocked latch circuit and a clock generating circuit using the same | |
| KR20030080534A (en) | Synchronous memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |