具有谐振晶体管栅极的功率场效应晶体管参考相关申请
本申请要求2010年8月23日递交的名称为“完全集成高功率硅芯片载体”的61/375,894号美国临时专利申请的优先权。
技术领域
本发明特别涉及场效应晶体管(“FET”)的加长栅极内的无源电路元件的集成，其引起栅极以预定的频率或想要的频段谐振，用以转换通过装置的电流负载。本发明总体上涉及完全集成的功率管理模块的功率FET内或为半导体载体一部分的、用于在通过其表面电连接的附加的半导体芯片之间管理数据传送的电路内的谐振晶体管栅极的集成。
背景技术
功率FET已经成为许多用于在直流-直流变换器、交流-直流逆变器或交流变压器中调节电压和/或电流的功率管理电路中的限制组件。近几十年来，已经针对增加功率FET的输出电流以及转换速度以与集成电路“晶体管收缩”保持同步做出了巨大努力。较小的晶体管增加系统转换速度以及集成电路内的晶体管密度。较高的密度在很大程度上允许更多的晶体管并入单个半导体芯片中，这导致其需要较大的工作电流。类似地，较小的晶体管尺寸还增加工作系统速度。任何不能提供较高的转换速度下的较大电流的组合都导致许多系统“功率不足”。多核微处理器的情况尤其如此，如不能提供所需的合适的较高速度的电流将损害用外部存储器电路实现的可靠的数据传送。由于这种缺陷，处理器核将典型地以25％-30％的利用率工作。当处理器核平行配置时该问题更加严重。例如，16核微处理器阵列将比4核微处理器阵列运行得慢，这是由于其处于充足的功率刷新周期中。因此，通过开发允许任意较高电流以任意较高转换速度转换的功率FET来增加功率效率是令人满意的。虽然较高的转换速度和电流水平对于功率FET有特别的益处，但是允许高于400MHz或特别频段之上的转换速度的方法可以有效用于许多其他FET应用。因此，调谐FET的转换速度和/或电流输出的普遍方法也是令人满意的。
具有一个或多个处理器单元的高效率的转换模式功率管理装置的协同定位还通过更短的互连电路降低了总系统功率损耗。因此通过十分靠近计算芯片的协同定位功率管理来改进为处理器核供应的功率的效率的方法和装置对于微处理器阵列的增强的利用率以及高速计算系统改进的工作效率是可以实现并令人满意的。
大部分增加功率FET转换速度的方法都集中在减小晶体管栅极电容上。这一般通过将栅极电极制作得较小，并通过在晶体管结内使用更多复杂的电子掺杂质结构来完成。这些现有技术的元件的重要缺点为产生较大量的热量，这是不需要的并且必须适当控制以保护邻近半导体装置的性能。虽然较小的栅极构成较小的电容，但是它们同样增加流经晶体管结的电流密度以获得高电流，该高电流转而将产生的热量增加至阻止接近计算半导体芯片的功率管理的协同定位的水平。较高电流水平通常需要热管理机制加入到系统中来消耗由较高水平的电阻损耗产生的余热。额外或更多复杂的热管理要求增加了成本和整个系统的设计复杂度。现有技术解决方案提出了改进的掺杂质拓扑结构以降低功率FET的晶体管结的导通电阻。然而，所提出的解决方案单独不将导通电阻降低至允许功率管理系统与有源系统装置单片集成或非常接近有源系统装置放置或减轻或消除来自功率管理系统的热管理装置的足够低的水平。这是由分立组件装配的功率管理系统中的独有问题。因此，将功率FET的导通电阻的数量级降低至减轻或消除功率管理装置中的热管理系统的水平也是令人满意的。
许多功率管理系统使用在遭受频繁或不可预知的机械冲击的移动平台中。焊点用于将表面贴装的无源组件(电阻器、电容器、电感器)电互连在与一个或多个半导体芯片电通讯的印制电路板上。用于达到现代环境标准的无铅焊料不具有它们替代的铅基焊料的机械完整性。焊料节点中的断裂是移动系统中磁场失效的主要原因。此外，功率管理装置中的焊料节点失效是由于不定期维修导致的装置停止工作的主要原因。因此，通过将全部组件都单片集成在半导体芯片上来消除功率管理系统的焊料节点的方法也是本发明有益且令人满意的目的。
1.现有技术的说明
Yoshimochi，7,459,749 B2号美国专利，名称为高速功率金属氧化物半导体场效应晶体管(MOSFET)，该专利将低电阻层施加在埋在通道内的栅极结构上以增加功率FET的转换速度。
迪斯尼(Disney)和格拉博夫斯基(Grabowski)，7,115,958 B2号美国专利，名称为用于高转换速度的横向功率MOSFET，该专利教导了横向场效应晶体管的栅极结构内的场板的使用以改进高压功率晶体管内的栅极信号的传播。
Saito和Omura，6,967,374 B1号美国专利，名称为功率半导体装置，该专利教导了通过使用与肖特基势垒二极管(Schottky barrier diodes)并联电连接的功率MOSFET来降低功率转换元件的导通电阻的方法以获得“软转换”工作模式，其中它们公开了MOSFET超结掺杂质结构的各种实施例。
帕克(Parker)和唐贺(Tanghe)，6,630,715 B2号美国专利，名称为用于高电流和高速工作的非对称MOSFET布置，该专利使用了将源极叠加在漏极和栅极电极之上的多个金属层以将表面FET调整为较高的电流和速度，并且具体地，该专利公开了最小化电容耦合且最大化电流流量以减轻由于电迁移的失效模式的金属布置。
帕克斯(Parks)，6,477,065 B2号美国专利，名称为谐振栅极驱动器，该专利公开了使用谐振电路驱动一个或多个垂直场效应晶体管的栅极。
卡拉福特(Calafut)，6,396,102 B1号美国专利，名称为使用沟槽技术实现的场耦合功率MOSFET总线结构，该专利公开了在功率MOSFET的栅极信号总线内应用多个栅极沟槽以抑制热载流子生成，改进栅极信号总线的电压处理能力。
Hshieh和So，6,025,230号美国专利，名称为具有通过简化工艺制造的增强强度的高速MOSFET功率装置，该专利公开了制造方法和通过降低栅极电容允许垂直功率FET以较高的转换速度工作的电子掺杂式样。
Sakamoto和Yoshida，5,903,034号美国专利，名称为具有绝缘栅极式晶体管的半导体电路装置，该专利教导了电阻、电容和电抗(晶体管/二极管)元件的使用以当两个系统嵌入同一半导体芯片时降低调整功率FET的控制电路内的寄生电容。
迈耶(Meyer)等，5,665,618号美国专利，名称为用于形成具有单个窄栅极电极的带间横向谐振隧穿晶体管的方法，该专利公开了在窄间隙纳米结构中使用谐振隧穿工艺以在量子线上形成横向晶体管的量子效应装置。
丹斯基(Dansky)等等，5,287,016号美国专利，名称为高速双极场效应晶体管(双-FET)电路，该专利使用了多个晶体管以及互补时钟来获得具有降低的功耗的较高的转换速度。
Ballga和Schlect，4,967,243号美国专利，名称为功率晶体管结构高速集成反并联肖特Y型二极管，该专利包含了与晶体管反并联连接的集成肖特二极管以改进恢复特性并通过传导反向电流经过装置来防止正向过冲电压瞬变。
内桑森(Nathanson)等等，3,590,343号美国专利，名称为具有除了谐振组件之外的固定位置电浮置栅极电极的谐振栅极晶体管，该专利使用了振动组件，如悬臂来通过机械谐振控制晶体管栅极中的电流调整。
埃伯利(Abele)等等，12/850,126号美国专利申请，名称为微谐振器，该专利公开了晶体管的栅极内的微机械谐振器的应用。
温斯坦(Weinstein)和巴韦(Bhave)，12/811,552号美国专利申请，名称为谐振体晶体管和振荡器，该专利公开了将谐振体或填满或未填满介电材料的腔与反向和/或积累栅极耦合，以产生晶体管功能的方法。
Disney和Hsing，12/576,150号美国专利申请，名称为具有超结的功率装置以及相应的制造方法，该专利公开了形成含有“超结”的垂直功率FET以降低装置导通电阻的制造方法。
Gao等，12/549,190号美国专利申请，名称为超结沟槽功率MOSFET装置制造，该专利公开了具有降低的导通电阻和改进的击穿电压以改进装置效率的制造超结功率FET的方法。
Masuda和Mori，12/127,782号美国专利申请，名称为具有频率可调谐性的谐振电路，该专利公开了电容器和电感器在半导体芯片中的集成以形成控制调整一个或多个协同定位在半导体芯片中的跨导装置，如放大器或回转器的信号的谐振电路。
2.术语的定义
术语“有源组件”在这里理解为其传统定义：需要电功率来运行并能够产生功率增益的电路的元件。
术语“非晶材料”在这里理解为不包含原子元素的周期性晶格或没有中程(超过数十纳米的距离)至长程(超过数百纳米的距离)的晶级的材料的意思。
术语“桶(bucket)”在这里理解为调谐成提供所需的特定子集的信号参数(电压、频率等)的功能特性的集成电路(“IC”)上的一堆晶体管，其中特定子集落入将IC设计为在其中运行的信号公差的整个范围内。
术语“化学复杂性”、“组分复杂性”、“化学上复杂”或“组分上复杂”在这里理解为材料，如金属或超合金、化合物半导体或由周期表的三种(3)或更多种元素组成的陶瓷。
术语“芯片载体”在这里理解为构建在半导体基板中的互联结构，其中半导体基板含有接线元件以及在一个或多个贴装在芯片载体的表面上的集成电路与它们可以连接的较大的电系统之间发送电信号的有源组件。
术语“DDMOSFET”在这里引用其传统意义：结合使用金属氧化物半导体界面来调整电流的场效应晶体管的双扩散的掺杂分布。
术语“分立装配(discrete assembly)”或“分立装配的(discretely assembled)”在这里理解为通过多个分别包含总装的分立元件的预制的组件的装配实现的实施例的串联结构。
术语“电瓷”在这里理解为其传统定义：具有增加所施加的电或磁激励的场强的较强介电性能的复合陶瓷材料。
术语“emf”在这里理解为其传统定义：电动势。
术语“EMI”在这里理解为其传统定义：电磁干扰。
术语“FET”在这里理解为其普遍接受的定义：场效应晶体管，其中施加在绝缘栅极电极上的电压引起了经过用于调整源极与漏极之间的电流的绝缘体的电场。
术语“IGBT”在这里引用了其传统意义：绝缘栅极双极型晶体管。
术语“集成电路”在这里理解为嵌入较大、非常大或超大数量的晶体管元件的半导体芯片。
术语用于液相化学沉积的“LCD”在这里理解为使用液相前驱体溶液来将任意组成或化学复杂性的材料制造为非晶层压片材或独立体或者制造为晶体层压片材或其具有的独立体的方法。
术语“液相前驱体溶液”在这里理解为碳氢化合物分子的溶液，该溶液还含有是或不是它们所溶解的碳氢化合物分子的有机酸盐的可溶金属有机化合物。
术语“微结构”在这里理解为其定义形成材料物质的元素组成以及晶粒的实际尺寸。
术语“MISFET”在这里理解为金属-绝缘体-半导体场效应晶体管的传统定义。
术语“失配材料”在这里理解为其定义两种具有不同晶格结构或晶格常数相差5％或更多和/或热膨胀系数相差10％或更多的材料。
术语“MOSFET”在这里理解为金属-氧化物-硅场效应晶体管的传统定义。
术语“纳米级”在这里理解为其定义以从1纳米(nm)到数百纳米(nm)范围的长度测量的物理尺寸。
术语“功率FET”在这里理解为为大信号垂直配置的MOSFET的普遍接受的定义，并且其包含多通道(MUCHFET)、V型槽MOSFET、截短的V型槽MOSFET、双扩散DMOSFET、超结、异质结FET或HETFET以及绝缘栅极双极型晶体管(IGBT)。
术语“表面FET”，也称为“横向FET”，在这里理解为其传统定义：使用所应用的电极以及在半导体层表面上和半导体层内形成的电子掺杂分布来调整穿过半导体层的表面的电流的场效应晶体管。
术语“标准工作温度”在这里理解为-40℃与+125℃之间的温度范围。
术语“紧密度公差”或“临界公差”在这里理解为性能值，如与标准工作温度下的额定设计值区别小于±1％的电容、电感或电阻。
鉴于上文所述，通过允许其调整任意高的转换速度下的任意高的电流水平来改进功率FET或任何FET的性能或获得任何转换频率或频带下的有效操作将是有益的。本发明教导了制造谐振晶体管栅极及其单片集成到低损耗高功率、高速转换模式的功率管理模块或半导体载体中以改进协同定位的半导体芯片的工作效率的方法，其中协同定位的半导体芯片包括图形处理器单元(GPU)或中央处理器单元(CPU)或存储器单元，其与功率管理模块或完全集成的半导体载体进行电通讯。
发明内容
本发明总体上涉及调谐转换速度和/或增加功率FET或任何其他FET的电流输出以及将谐振晶体管栅极单片集成在具有在临界公差内工作、集成在其表面上的无源组件的功率管理模块或半导体芯片载体中的方法，并且具体地，涉及含有嵌入以各种方法电连接的栅极结构中的无源电路元件，特别是紧密度公差无源电路元件的谐振晶体管栅极的结构，以形成以特定频率或频带谐振的集总RLC电路或分布式网络。
本发明一实施例提供了一种半导体FET，其包含谐振栅极和源极以及漏极，其中谐振栅极以一种或多种预定的频率电磁地谐振。谐振栅极可以包括与谐振栅极部分串联或并联连接的集成构造的电抗组件。电抗组件可以包括陶瓷介电材料。介电材料可以具有根据-40℃至+120℃范围中的温度而改变≤±1％的介电性能。
FET还可以包含多个与一个或多个谐振栅极部分串联电连接的嵌入式电容电路元件以形成减小谐振栅极的总输入电容的集总电容。谐振栅极可以具有彼此电抗耦合的相邻定位的部分。FET还可以包含集成构造的介电材料以影响谐振栅极的相邻定位的部分之间的电抗耦合。
谐振栅极可以形成加长的谐振传输线。FET还可以包含在谐振栅极内集成构造的电抗和电阻组件以形成结合谐振栅极的部分的加长的谐振传输线，其中加长的传输线以一种或多种预定的频率谐振。电阻组件可以位于终止谐振传输线的位置。谐振栅极内的一个或多个电阻组件可以适用于控制谐振栅极的带宽。
栅极电极可以具有≥100的栅极宽与栅极长的比。栅极宽与栅极长的比可以大于一千、一万、十万或一百万与一的比。
谐振栅极可以构造为具有蛇形路径。蛇形路径可以包括谐振栅极的相邻部分之间的电磁耦合。电感电抗负载可以沿着具有并联瞬时电流矢量排列的相邻的谐振栅极部分形成。电容电抗负载可以沿着具有反并联瞬时电流矢量排列的相邻的谐振栅极部分形成。蛇形路径可以符合分形几何。
FET还可以包含集成在具有FET的单片结构中的功率管理模块。集成的FET和单片功率管理模块可以形成在硅、硅锗或III-V化合物半导体上。FET可以为DDMOS、超结或IGBT垂直FET或表面FET。
功率管理模块可以包含上文所述的FET。谐振栅极的谐振频率可以对应于用于功率管理模块中的转换频率。硅载体可以包含上文所述的FET。
附图说明
参考附图说明性地示出和描述本发明，其中：
图1A、1B、1C、1D表示由具有嵌入用于形成RLC电路的谐振栅极内的介电无源组件的谐振栅极表面FET调整的单片功率管理模块的物理设计以及以物理模型所示的RLC电路的示意图。
图2A、2B、2C表示由具有嵌入谐振栅极内以形成RLC电路的介电无源组件的谐振栅极表面FET调整的单片功率管理模块的物理设计。
图3A、3B、3C、3D、3E、3F、3G描绘了用于形成谐振栅极晶体管的各种电路元件。
图4A、4B提供了使用串联和并联配置的无源组件形成的RLC电路的电路原理图。
图5A、5B、5C、5D、5E、5F表示由介电加载的蛇形谐振栅极晶体管调整的单片功率管理模块的物理设计以及以物理模型中所示的RLC电路的原理图。
图6表示包含由通过将介电负载材料嵌入谐振晶体管栅极内形成的谐振栅极晶体管调整的单片功率管理模块的半导体载体。
具体实施方式
本申请与序列号为13/168,922，名称为具有垂直FET功率模块的半导体载体，于2011年6月24日递交的德罗什蒙(de Rochemont)美国申请(德罗什蒙‘922)以及序列号为13/163,654，名称为频率选择偶极天线，于2011年6月17日递交的德罗什蒙美国申请(德罗什蒙‘654)共同审理，上述两个申请以参考引用的方式结合于此。本申请教导了将无源组件和/或高介电密度电瓷元件并入晶体管栅极结构内以使功率FET以想要的频率或想要的频率范围谐振。一个相似申请(德罗什蒙‘922)教导了将高效率、作为单片结构的功率管理系统完全集成在半导体载体上以使用由蛇形线圈实现的谐振三维栅极结构来调整高电流水平的方法。另一个相似申请(德罗什蒙‘654)教导了通过以引入电容或电感负载的局部区域的方式折叠导电元件来将导电元件形成为蛇形线圈的方法，以使沿着折叠导体的长度的局部电抗负载的组合形成分布式网络滤波器。其接着说明了如此形成的两个镜像蛇形元件如何用作以选择的频率谐振的偶极天线。相似申请德罗什蒙‘654还教导了将紧密度公差电瓷材料插入局部电抗负载的区域中以增加或更精确地调谐局部电抗负载的耦合强度。本申请还与申请号为61/409,846，名称为完全集成的硅载体中的量子点场效应晶体管及其制造方法，于2010年11月3日递交的德罗什蒙美国临时申请(德罗什蒙‘846)共同审理，其以参考引用的方式结合于此。
本申请通过参考引用于2006年6月30日递交，名称为电组件及其制造方法的11/479,159号德罗什蒙美国专利申请(‘159申请)；于2007年1月6日递交，名称为功率管理模块的11/620,042号德罗什蒙美国专利申请(‘042申请)；于2010年7月26日递交，名称为液相化学沉积工艺装置和实施例的12/843,112号德罗什蒙和科瓦奇(Kovacs)美国专利申请(‘112申请)以及名称为具有表面FET的单片直流/直流功率管理模块，于2011年6月2日递交的13/152,222号德罗什蒙美国专利申请(‘222申请)中包含的所有事件结合于此。‘159申请公开了LCD方法如何制造包含紧密度公差无源网络的单片集成电路。‘042申请公开了液相化学沉积(“LCD”)方法如何制造包括可调谐的电感器线圈的单片集成功率管理模块。‘112申请公开了用于应用LCD方法的优选装置。‘222申请教导了含有表面FET的低损耗功率管理电路的单片集成。
本发明应用LCD制造方法将紧密度公差无源电路元件集成在场效应晶体管的栅极结构中以产生想要的频率或频带的谐振栅极信号响应。较大的电流通常需要增加栅极电容的较大的栅极结构，这种较大的栅极结构转而降低转换速度。较大的栅极结构可以通过将更多的能量施加在栅极上以转移在其下面收集的电荷来以较高的速度转换。然而，大量电荷在较大的栅极下的转移需要比从源极传递至漏极更多的能量施加在栅极电极上以获得在许多现代微电子应用中所需的转换速度。这种悖论导致了负效能装置，将具有任意较大的栅极结构的FET中的FET功率输出调整为任意较高的频率(转换速度)是本发明的具体目的。通过嵌入电阻、电容以及电感元件以在栅极内形成使晶体管栅极能够在“栅极谐振”条件下工作的RLC电路来产生高速/高电流功率管理装置是本发明的另一目的。在栅极谐振下，转换响应是容易地，这是因为嵌入式电感抵消了栅极的电抗以及任何嵌入式电容器。如下文进一步论述的，不管栅极的表面区域和内部电容如何，嵌入栅极结构中的无源电路元件用于调谐栅极的谐振频率响应以匹配任何想要的转换速度或转换频带。该谐振频率响应通过嵌入紧密度公差、高密度介电材料来获得，其中该材料精确地调谐所嵌入的位于栅极结构内的选择位置上的无源电路元件的性能值。从而谐振晶体管栅极允许功率FET任意控制较大的电流，其仅受电阻和装置内的导体的图案化的限制。装置导体元件的形状和元素化学应当选择为最小化电阻损耗和电迁移以保证可靠的操作。
LCD制造方法允许将具有原子级化学均匀性和化学计量精度的组分复合和不匹配的材料集成在半导体基板的表面上所选择的区域中。LCD所使用的处理温度(≤400℃)不改变埋在半导体基板内的有源组件的掺杂分布。这些低沉积温度还允许LCD沉积物的微结构仅限于纳米级尺寸。纳米级微结构控制是产生具有在变化的温度下保持稳定的功能特性的电瓷组合物的必要条件。这些组合属性允许复合电瓷形成更高性能的无源组件，其保持使无源电路集成经济上可行而需要的临界性能公差。LCD制造技术允许通过保证将它们的工作性能值保持在标准工作温度下其想要的性能±1％内而不扰乱嵌入半导体基板内的有源电路的无源组件的单片集成。
本发明主要涉及谐振晶体管栅极结构的形成，其通过将电瓷用作半导体表面上的无源组件或介电元件来制造。本发明不依赖于半导体基板内特定的掺杂质结构，并且可以应用于任何以及所有当前公知的FET连接掺杂质式样或任何设想的功率FET掺杂质结构，而不限于当应用于特定应用时可以由一种掺杂质分布相对于另一种掺杂质分布获得的边际增益。
现在参考图1A、1B、1C、1D以及2A、2B、2C来说明本发明的主要实施例。图1A、1B、1C示出了由环形电感器或变压器线圈3组成的单片功率管理模块1、控制器电路5、嵌入式二极管7以及使用类似于‘222申请中所述的方法在p-型半导体10的表面上形成的输出电容器9。在这种具体情况下，谐振栅极表面FET 11调整源极13与漏极15之间的电流。源极与变压器线圈3之间为电连通。漏极15通过16接触p-型半导体10的背面上的电接地。谐振栅极表面FET 11通过在嵌入单片结构形成所基于的p-型半导体10内的n-型源极21与漏极23扩散区之间或其之上形成表面栅极结构部分19而生成。施加在栅极电极25上的电压在栅极绝缘体29下面的p-型半导体10中形成导电通道27，其允许电流在n-型源极21与漏极23扩散区之间经过。LCD方法用于嵌入包含一个或多个在表面栅极结构部分19之间引入的嵌入式电阻器元件31、嵌入式电容器元件33以及嵌入式电感器元件35的无源组件。尽管以串联连接示出，但是嵌入式无源组件还可以如给定涉及所需要的与具有表面栅极结构部分19的另一组件串联和/或并联形成。嵌入式无源组件(31、33、35)结合表面栅极结构部分19用于将栅极变换为谐振传输线。栅极信号频率响应通过使用RLC集总电路或分布式网络滤波器技术以引起栅极信号以想要的频率或频率范围谐振来选择无源组件(31、33、35)值的组合。如在图1B中A-A'横截面中所示，调整源极13与漏极15之间的电流的表面栅极结构部分19被当作集总RLC电路分析中的电容元件。图1D提供了图1C中所示的谐振栅极表面FET 11的电路原理图以给出当串联电互连时，栅极结构部分19A、19B、19C以及各种嵌入式无源组件(31、33、35)如何形成传输线40。谐振传输线40可以由一个或多个串联依次电连接的谐振传输线部分42A、42B、42C、42D组成。如下文更详细的说明，如果栅极结构部分19C从电路中省略，并且电路元件19A、19B以及33简化为单个集总电容器，则谐振特性可以使用封闭方程(closedequations)简单地得到。
谐振栅极结构FET 11无需使用如图1D中所示的串联的谐振传输线40形成。如下文更详细的说明，谐振传输线还可以通过并联连接各种嵌入式无源组件(31、33、35)来形成。这种连接将通过使各种嵌入式无源组件(31、33、35)的一个电极与源极13或彼此电接触，剩下的电极与栅极结构部分19进行电接触来完成。在这里应当理解，本发明包含形成谐振传输线或谐振传输线部分的串联或并联的电连接嵌入式无源组件(31、33、35)所有可能的结构。
图2A、2B、2C示出了由使用类似于德罗什蒙‘922中所述的方法在电子式样的多层半导体58上形成的环形电感器或变压器线圈51、控制器电路53、嵌入式二极管55以及输出电容器57组成的另一单片功率管理模块50。在这种情况下，位于源极63下面并与其绝缘的谐振栅极垂直FET 59调整漏极61与源极63之间的电流。源极63与变压器线圈51为电连通。图2B示出了谐振栅极垂直FET 59的特写俯视图，其中为了说明清晰移除了源极63。谐振栅极垂直FET 59通过在垂直栅极结构部分72之间插入无源组件(电阻器65、电容器67、69和/或电感器71)来形成。垂直栅极结构部分72在图2C中以横截面视图B-B'示出。谐振栅极垂直FET 59的所有元件与源极63通过非晶二氧化硅封装材料(为了说明清晰而未示出)实现电绝缘，除非如下文所述需要与无源组件接地接触。垂直栅极结构部分72还可以置于源极63不叠加栅极结构(未示出)的结构的多个并联源极之间。
一般来说，垂直FET由漏极61、包含高掺杂半导体材料(通常用1018至>1019cm-3的范围的载流子密度掺杂)的漏极层73以及具有1010至<1017cm-3范围、取决于半导体材料和设计考虑的载流子密度的轻掺杂(通常为n-型)本征半导体层75组成。本征半导体层75将选择性地在阻挡扩散区77中用相反类型的掺杂物(通常为p-型)掺杂以生成有源结。扩散区77可以是沟槽式的或者采用用于形成如设计备选方案的超结(未示出)的柱状物的形式。类似地，漏极层73可以为n-型以形成传统双扩散结(DDMOSFET)或者可以为p-型以形成绝缘栅极双极型晶体管(IGBT)。形成源极扩散区79(通常为载流子密度>1017cm-3的n+-型)以建立与源极63的欧姆接触。施加在栅极电极81上的电压形成了栅极结构部分72的栅极绝缘体84下面的阻挡扩散区77内的导电通道83以调整源极63与漏极层73之间的电流85。
在谐振栅极垂直FET 59中，LCD方法用于插入包含一个或多个在垂直栅极结构部分72之间选择位置上的电阻器元件65、电容器元件67、69以及电感器元件71的无源组件。使用RLC集总电路或分布式网络滤波器分析来选择无源组件的性能值以及它们的电互连(不管是串联还是并联)以使栅极用作具有以想要的频率或频带优化(“谐振”)的频率响应的谐振传输线。如图2C中以B-B'横截面所示，调整源极63与漏极层73之间的电流的垂直栅极结构部分72被当作集总RLC电路/分布式网络分析中的电容元件。垂直栅极结构部分72和插入的无源组件65、67、69、71通常用绝缘材料封装，优选为非晶二氧化硅绝缘体，出于说明清晰的目的，其未在图中示出。此外，为了视觉简洁，尽管无源组件65、67、69、71示为位于等弧角上的串联元件，但是大部分功能设计需要无源组件65、67、69、71串联和/或并联配置并与谐振栅极垂直FET 59隔开弧长的一致单位。谐振栅极垂直FET 59的谐振特性将使用类似于图1D中示出的并在下文更详细描述的方法来确定。
现在参考图3A–3G以更好地说明形成谐振栅极FET 11、59的无源组件。谐振栅极晶体管的每个栅极结构部分19、72都被模塑为“有源”串联电容器。这在图3A中示出，其中“有源”串联电容器100由与电式样的半导体表面104通过栅极氧化层106隔开的导电栅极电极102组成，其包含“下”电极。“有源”串联电容器100被串联加在一个或多个无源串联电容器33、67上。嵌入式串联电容器110适合的构造在图3B中示出。嵌入式串联电容器110具有用于最小化谐振栅极晶体管11、59的输入电容并匹配其他设计目的的性能值。嵌入式串联电容器110具有与有源串联电容器100的导电栅极电极102A电连通的上电极112。上电极112与下电极114通过紧密度公差介电材料116隔开。下电极112与旁边的有源串联电容器100的导电栅极电极102B在谐振栅极晶体管11、59中电连通，或者如设计授权给另一形成谐振电路的无源组件或导电元件。尽管图2B将谐振栅极垂直FET 59中的串联电容器67示为用内圆周部分电连接弧形栅极电极的外圆周部分，但是任何无源调谐元件或有源串联电容器100的一部分都可以用谐振栅极晶体管的内圆周部分连接外圆周部分。
特定的设计标准需要将嵌入式并联电容器120(图3C中所示)加入谐振栅极FET11、59中。嵌入式串联电容器120通过沉积与有源串联电容器100的栅极电极124电连通的信号电极122来构造。在谐振栅极垂直FET 59中，接地电极125具有无封装电介质(未示出)以便与同时用作电接地的叠加源极63电接触的外露部分126。接地电极125直接连接至谐振栅极表面FET 11中的源极。信号电极122通过紧密度公差介电材料128与接地电极126隔开。类似方法将用于实现与作为需要的特定设计的用谐振栅极晶体管11、59嵌入的电阻元件27、65或电感器元件31、37或其他电容元件67的并联连接。接地电极126可以可选地与谐振栅极晶体管11、59的其他元件电连通。
典型的嵌入式电感器元件31、71(图3D和3E中所示)可以包含由绕在磁芯电介质134上的绕组132组成的嵌入式线圈130。当作为可以授权的特定设计而并联连接时，绕组的另一端与有源串联电容器的栅极电极136A、136B或其他无源组件或接地电极电连通。可选地，嵌入式电感器元件31、71可以包含由沉积在式样半导体143上的弯曲导体部分142组成的嵌入式线性或螺旋电感器140。线性或螺旋嵌入式导体140可以可选地置于是或不是磁介质的介电材料144上。当作为可以授权的特定设计而并联连接时，线性或螺旋电感器的另一端与有源串联电容器的电极146A、146B或其他无源组件或接地电极保持电连通。
当作为可以授权的特定设计而并联连接时，典型的嵌入式电阻元件150(图3F中所示)将通常由与有源串联电容器的栅极电极1546A、154B或其他无源组件或接地电极电连通的电极152A、152B组成。电极152A、152B被电阻介电元件156隔开，其中电阻介电元件优选由紧密度公差电阻材料组成。
由于涉及下文所述的晶体管的谐振响应的临界减振的原因，将电阻组件制造成如图3G中所示的嵌入式终端电阻器160是本发明的优选实施例。该嵌入式终端电阻器160包含与栅极结构部分19、71的栅极电极37、87电连通的电极162以及插入电极162与终端电极166之间的优选为紧密度公差电瓷电阻元件的电阻元件164。由于谐振栅极晶体管的所有元件和从那得到的功率管理模块是这种情况，因此终端电阻器可以由优选为非晶二氧化硅绝缘材料的绝缘材料(为了视觉清晰而未示出)封装。因此，终端电极166还应当含有与谐振栅极垂直FET 59的叠加源极63电接触的外露表面168。可选地，外露表面168将与谐振栅极表面FET 11装置中的源极13直接电接触。
还介绍了阻挡层(未示出)被插入无源组件的介电材料与半导体基板之间以防止当操作装置时容易扩散至半导体中的介电材料内的任何元件的移动。
“导通”电阻为所有功率FET的临界运行参数，由于较高的电阻率产生更多的热量，如果未适当控制的话，该热量将在通道区中产生会降低晶体管性能的更高的温度。标准垂直FET的导通电阻(RON)为通道电阻(RCh)与漏电阻(RDrain)的和，并且其在数学上表示为：
其中，
Lgate为栅极长，
Wgate为栅极宽，
Cgate为栅极电容，
μelec为本征半导体层68的电子迁移率，
VG和VGS(sh)分别为栅极电压和短路的栅极源电压，
k为关于电极几何形状的几何因子，并且
ρDrain为本征半导体层68和串联加入的漏极层69的电阻率。
当以横截面观察时，栅极长Lgate为如图2C(图1B)中所示的栅极电极87(在表面FET的情况下为37)的宽。类似地，栅极宽Wgate将在图1B以及2C中所提供的横截面视图中的平面之上或之下延伸，并且其为所有包含在谐振晶体管栅极内的有源栅极结构部分72(19)的组合宽度的总和。
本发明以两种有效方法减小了RON。加长的栅极宽可以在电感器或环形线圈3、51的“多纳圈孔(donut hole)”内被圆周地缠绕。在外圆周区内缠绕的谐振栅极垂直FET 59的每个弧形部分都可以电连接至内弧形部分。栅极内的谐振作用允许极其加长的栅极以这种方式配置，因此其为本发明具有至少一个，优选为多于一个形成谐振栅极垂直FET 59的圆周圈环的一个方面。栅极结构部分19、72在嵌入或扩散至半导体基板层中的圆周式样的掺杂质分布之上形成。
本发明的这种模型表示示出了具有30μm栅极长(Lgate)以及1米宽的栅极宽(Wgate)以在绘图上形象化的FET栅极电极。包含1μm长(或更小)的栅极长(Lgate)以及30米宽(或更宽)的栅极宽(Wgate)是容易的。本发明的一个具体实施例为制造栅极电极结构，其中栅极宽(Wgate)为至少大于栅极长(Lgate)两个数量级，优选为多于6个数量级，即102≤Wgate/Lgate，优选为106≤Wgate/Lgate。参考等式1a、1b，可以明显看出本发明中所说明的栅极几何学通过降低与Wgate/Lgate成反比的它的通道电阻(RCh)组件来允许“导通电阻”(RON)大幅降低。例如，其中Wgate/Lgate为106的栅极几何学将具有百万分之十一的栅极电极的通道电阻，其中Wgate/Lgate＝1。漏电阻RDrain相应减小，这是因为对于源极63来说几何因子k为本征半导体层75的厚度与源极表面积之比。当源极63的中央存在多纳圈孔(未示出)时，它的总表面积确定为由外径横跨的面积减去由内径横跨的面积，或者表示为：
A＝π(Rout2-Rin2) (2)
其中，当中央不存在孔时Rin＝0。一般地，本征半导体层75的厚度为5μm(5 x 10-4cm)或更小。当源极具有大约1cm的外径以及0.4cm的内径时，多纳圈的总表面积为2.51cm2，这使几何因子k＝2 x 10-4，其中假设本征半导体75层的厚度为5μm。在层厚度可以减小至2μm并且源极扩展至2cm半径而无多纳圈孔的设计中，几何因子变为k＝1.6 x 10-5。因此，允许通过将整个系统完全集成在半导体上来将更大的经济价值增加至半导体级面板的源极63在较大程度上扩展的尺寸大幅减小了导通电阻(RON)。扩展的源极，以及其下面的加长栅极宽，降低了系统中的损耗，从而减轻了对较大的系统中包含的额外系统成本，如冷却剂回路的需要。这一种完全集成电路的较大的总效率降低了成本并改进了不同系统，如可以最终应用功率管理系统的电动机、无线基站或配电网的本征值。这些概念还可以应用于较低功的率系统，如手持式无线家电，这是通过缩小装置的规模来匹配那些系统较低的功率要求而完成的。
加长的栅极宽的缺点为它们还将具有较高的栅极电容(Cgate)。虽然较高的栅极电容减小了通道电容RCh，但是较高的栅极电容Cgate还降低了栅极转换速度。较低的栅极转换速度是不想要的，这是因为它们需要将较大的电感和电容值集成到电路中，迫使完成大规模组件的集成。因此，本发明的另一方面为将串联或并联的紧密度公差LCD无源组件集成到该栅极电极中以最小化栅极输入电容CINgate，而保持加长的栅极宽Cgate。如下文更深入的说明，栅极输入电容可以通过增加与栅极电极串联的附加电容器元件来最小化，其本身起电容器的作用。根据以下等式，当串联加入电容器时传输线的输入电容减小：
然而，有限的瞬时带宽是串联电容器的缺点，因此需要将附加的串联电容元件增加到栅极电极上以减小栅极的输入电容并改进栅极转换速度。
本发明的另一方面为以引起栅极电极用作以想要的转换速度fswitch谐振的临界减振的传输线的方式设置无源组件，优选为紧密度公差无源组件。通过LCD制造方法实现的低损耗、紧密度组件公差允许构造高品质传输线结构。当功率管理控制拓扑结构使用基于时间的转换模式时，调谐谐振栅极电极以具有窄通带是优选的。然而，当控制拓扑结构使用基于频率的转换模式时，调谐谐振栅极电极以具有叠加在控制拓扑结构上的感兴趣的频率的带宽是优选的。
如上文所提及的，由多个串联电容器组成的传输线和电路将具有减小的电容，这以较窄的瞬时带宽为代价。因此，需要在谐振栅极晶体管11、59中引入电感器元件35、71，其使栅极信号具有更宽的瞬时带宽并且以由等式3定义的想要的由电感器元件35、71的电感以及栅极结构部分19、72的总电容以及嵌入式电容器33、67、69预定的转换频率fswitch谐振。
现在参考图4A、4B以说明通过将无源组件嵌入晶体管的谐振栅极中来调谐的谐振电路。图4A说明了通过串联嵌入无源组件来构造的谐振RLC电路。谐振串联RLC电路170由引起经过以串联连接配置的电阻元件174(R)、电感元件176(L)以及电容元件178(C)的电流172的电压源171组成。嵌入式无源元件174、176、178的顺序可以不同，并且实际上可以含有多种元件，如多种根据等式3彼此依次减小栅极的输入电容的有源串联电容器100以及嵌入式串联电容器110。类似地，无源元件174、176、178可以串联嵌入以形成谐振串联RLC电路170，其形成谐振传输线部分(42A、42B、42C、42D)以使多个谐振传输线部分依次串联连接以形成如图1C以及1D中所示的谐振晶体管栅极11、59。
谐振RLC电路还可以通过如图4B中所示并联嵌入无源电路组件来构造。谐振并联RLC电路180由引起经过以并联连接配置的电阻元件184(R)、电感元件186(L)以及电容元件188(C)的电流182的电压源181组成。并联电路还可以含有终端电阻器190(R)。嵌入式无源元件184、186、188的顺序可以不同，并且实际上可以含有多种元件，如多种彼此依次调谐栅极的电容的有源串联电容器100以及嵌入式并联电容器120。类似地，无源元件184、186、188可以并联嵌入以形成谐振串联RLC电路180，其实际上形成谐振传输线部分以使多个谐振传输线部分依次串联连接以形成谐振晶体管栅极11、59。
含有串联或并联的电感器和电容器的传输线和电路将显示谐振特性。虽然合成的传输线以转换频率fswitch1谐振是有益的，但是当没有适当抑制时谐振会引起有害影响。RLC电路的特征解用它的固有谐振频率ω0以及阻尼因子ζ表示为：
x＝Aest (4a)
其中，
s＝-ζ±√(ζ2-ωo2) (4b)
并且电路的固有频率ω0由以下等式确定：
ωo＝2πfo＝1/√(LC) (4c)
当考虑串联RLC电路时x适用于栅极电压，并且在并联RLC电路的情况下其适用于源电流。包括有源和无源组件中的导电电极元件的电阻元件充当电路上的减振力。在并联RLC电路中阻尼系数由下式给出：
ζ＝1/(2R√(C/L))， (4d)
并且在串联RLC电路中阻尼系数由下式给出：
ζ＝R/(2√(L/C)). (4e)
将谐振栅极晶体管11、59调谐为以转换频率临界阻尼以最小化稳定时间。当ζ>ω0时，RLC电路中出现过度减振并通常产生较长的稳定时间和较大的稳定状态误差。当ζ<ω0时，RLC电路中出现减振不足并倾向于信号“环”(signal"ring")，并具有比想要的时间周期衰减更久的谐振。当ζ＝ω0时，出现临界减振。通常，形成栅极电极的有源和无源组件中的导电元件的电阻不足以获得临界减振。在这些情况下，将电阻元件31、66引入谐振栅极晶体管11、59中是令人满意的。
当基于频率的控制拓扑结构应用于控制这些电路中的功率时，扩展栅极电极的频率带宽是可取的。带宽与LCR电路中的阻尼系数成正比，并且通过以下等式以单位赫兹给出：
Δf＝Δω/2π＝ζ/π＝R/2πL. (5)
在许多情况下，通过如图3G中所示的使用终端电阻器160来将额外的电阻增加至谐振栅极晶体管11、59而扩展带宽是令人满意的设计目的。终端电阻器160附在谐振栅极垂直FET 59中最里面的圆周栅极结构部分71的末端终端162上，或者其用于终止谐振栅极表面FET 11。其由可以为与接地(源极)电接触的紧密度公差介电材料或导电材料的电阻元件164组成。在谐振栅极垂直FET的情况下，电阻元件164与具有从任何绝缘材料(未示出)伸出的部分168的终端电极166为电连通，以允许终端电极166实现与叠加源极63的电接触。
谐振栅极晶体管无需由简单的仅串联和仅并联的集总电路构造。这些简单的电路允许简明表达式，这是因为它们可以归纳为闭型分析公式。现在数值方法提供了确定如图5C中所示的含有多种在多个谐振传输线部分中串联和并联连接配置的嵌入式无源组件的更复杂结构中的谐振频率响应的方法。此外，在对于谐振栅极晶体管11、59的物理结构具有与栅极信号的电磁波波长可比的足够高的频率上的规模，沿着多个这种部分的单独的谐振传输线部分具有导致传输线延迟并在整个电路内提供更好的阻抗匹配的各种调谐是必要的。
现在参考图5A–5F以说明另一具有提供通过简化的装配技术实现的具有较低成本的益处的谐振栅极晶体管。本发明的该实施例包含共同审理申请德罗什蒙‘922和‘654的元件。图5A示出了在半导体202上形成的单片功率管理模块200的透视图，该单片功率管理模块包含环形电感器线圈204、嵌入式二极管206、控制器电路208以及输出电容器210。示出的单片功率管理模块200的源极被移除以显示介电加载的蛇形谐振栅极晶体管212。尽管图5A示出了这个适用于垂直功率FET的实施例，但是下文所述的原理也可以使用类似于上文所述的方法应用于谐振栅极表面。
图5A的特写俯视图在图5B中提供。介电加载的蛇形谐振栅极晶体管212由通过栅极供给(gate feed)214供应的信号来调整并具有可以包含终端电阻器160的主要终端216。蛇形谐振栅极晶体管212可以由多个彼此电磁耦合以产生想要的频率或频带的谐振的线性栅极部分218和/或弧形栅极部分220组成。主要栅极部分221(这里显示为在圆周上横跨介电加载的蛇形谐振栅极晶体管212的外部的弧形部分)将栅极供给214直接连接至主要终端216。主要栅极部分221还可以含有一个或多个分割附加的栅极部分224A、224B、224C、224D的主分支点222，以沿着与主要栅极部分不同的路径延伸蛇形栅极。每个附加的栅极部分224A、224B、224C、224D都可以具有一个或多个依次分割附加的蛇形栅极部分的附加的分支点226B、226C，其具有包括或不包括终端电阻器160的次要端点228A。如下文所述，在每个附加的栅极部分224A、224B、224C、224D内横跨的蛇形路径内的电磁耦合产生了晶体管的谐振特性。这些路径可以形成任何想得到的路径，包括通过应用分形几何所产生的路径。
图5C详细示出了依赖于电流矢量排列的电磁耦合的优选方法。箭头代表栅极信号随着其沿着分支的蛇形路径流动的瞬时电流矢量230。电感电抗负载沿着分的蛇形路径产生，其中瞬时电流矢量230具有与附加的栅极部分224A内的栅极的相邻部分并联的矢量排列232A、232C、232D。并联矢量排列232B、232E还可以沿着包含邻近附加的栅极部分224B、224C的部分产生。电容电抗负载沿着分支蛇形路径产生，其中瞬时电流矢量230具有附加的栅极部分224A内的反并联(相反方向)的矢量排列234A、234B。反并联矢量排列(未示出)还可以沿着包含邻近附加的栅极部分224B、224C的部分产生。
通过在两个并联导线部分之间不具备接地平面的情况下电感耦合产生的电感可以由下面的等式给出：
其中l为耦合长度，d为导线之间的间距并且r为导线的半径，单位都是米，μ0为自由空间磁导率，并且μr为分隔并联导线的材料的磁导率。
类似地，通过在两个并联导线部分之间不具备接地平面的情况下电容耦合产生的电容可以由下面的等式给出：
其中l为耦合长度，d为导线之间的间距并且r为导线的半径，单位都是米，ε0为自由空间的电容率，并且εr为分隔并联导线的材料的相对电容率。
等式6和7将电抗负载(电感或电容)的长度与耦合长度l(电磁耦合的栅极部分的物理间隔)以及位于相邻的栅极部分的共线部分之间的材料的介电密度(μr、εr)线性相关。因此，使用LCD方法插入具有相邻的栅极部分的共线部分的紧密度公差介电材料以调谐介电加载的蛇形谐振栅极晶体管212的谐振特性是本发明的独特的实施例。LCD方法用于通过将μr≥10的高磁导率介电负载236插入显示并联瞬时电流矢量排列232A、232B、232C、232D、232D(想要的位置上)的相邻的栅极部分之间的间隔中，并将εr≥10的高电容率介电负载238插入显示反并联瞬时电流矢量排列234A、234B(想要的位置上)的相邻的栅极部分之间的间隔中来调谐栅极的谐振响应。
图5D示出了对应于由沿着用于图5C中所示附加的栅极部分224A的蛇形路径引入的并联和反并联的电流矢量排列而产生的局部电抗负载的RLC电路图。图5D假设终端电阻器160用于所有的次要端点228。当所有的分支附加栅极部分224A、224B、224C、224D都并联电连接配置(如图5B中所示)并具有其用电阻器终止的主要终端216时，图5E示出了用于介电加载的蛇形栅极晶体管的RLC电路图。
该技术允许简单的电路布置容易地构造出相当复杂的谐振RLC电路。图5D中所示的电路的复杂性需要数值方法来确定栅极的谐振频率响应，然而，该技术却提供了简化的构造方法来构造提供精确调谐以想要的频率或频率范围工作的谐振晶体管栅极的较大控制的复杂的电路。较大的调谐精度通过将耦合的栅极部分内的介电负载分配到多个子部分238A、238B、238C、238D、238E中来获得，其中具有不同介电密度的不同材料插入多个子部分中。
介电负载的增加改变了FET的结构。介电加载的蛇形谐振栅极晶体管212的未被介电加载的部分可以根据图1D、2C构造。介电负载的增加取代了有源结和叠加源极的布局。图5F示出了配置为用作FET的介电加载的蛇形栅极晶体管212的C–C’横截面视图。图5F增加了图5A–5C中未示出的源极240。当配置为垂直FET时，介电加载的蛇形谐振栅极晶体管212将相同的半导体分层结构用作标准垂直FET。其由漏极242、半导体漏极层244、具有形成有源结的p-掺杂区的本征n-型半导体层246以及形成用源极240完成的欧姆接触的n+-掺杂区250组成。施加在栅极电极252A、252B上的电压调整栅极氧化层256下面的导电通道254A、254B，其还将栅极电极252A、252B与源极240隔离。介电负载258插入并联栅极电极252A、252B之间。介电负载258的目的在于加强并联栅极电极252A、252B之间的电磁耦合，因此，介电负载258下面的半导体材料是无源的。阻挡材料(未示出)可以插入介电负载258与本征n-型半导体层246之间，以便如果需要的话，防止介电负载258的主要组件扩散至半导体层中。
本发明的最终实施例使用上文所述的任何方法将包含谐振栅极晶体管的单片功率管理模块集成在半导体芯片载体上。图6示出了电互联多个贴装在半导体基板304上的半导体芯片302A、302B、302C、302D、302A'、302B'、302C'、302D'的芯片载体300。至少一个含有具有谐振栅极晶体管306的功率FET的单片功率管理模块在半导体基板304的表面上形成。附加的有源和无源电路还可以嵌入半导体基板304中或形成在其上。由于转换速度由电子迁移率限制，其中在硅中μelec＝1,300cm2-V-1sec-1。因此使用半导体，如硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)或其他III-V化合物半导体或者申请授权时的II-VI化合物半导体是令人满意的，其具有比单片功率管理模块306中的硅(Si)更高的电子迁移率。
本发明参考所公开的实施例在上文进行了示例性地说明。在不背离本发明如权利要求书中所定义的范围的情况下，本领域技术人员可以对所公开的实施例做出各种改进和变化。