一种制作晶体管和半导体器件的方法技术领域
本发明通常涉及半导体技术，更具体地涉及一种制作晶体管和半导体器件的方法。
背景技术
随着例如金属氧化物半导体场效应晶体管（MOSFET）的晶体管尺寸的逐渐缩小，晶体管的栅极区域和源漏区之间的距离以及栅极区域和接触塞之间的距离也逐渐缩小。从电容计算公式C=kA/d可知，电容与距离d成反比，与介电常数k值成正比。这就意味着随着栅极区域和源漏区之间距离逐渐缩小甚至接近于零，栅极区域和源漏区之间的电容将迅速增大。类似地，栅极区域和接触塞之间的电容也会迅速增大。这将使得晶体管的总电容显著增大，进而将会大大影响晶体管的速度和性能。
在本领域中，通常认为k值大于25的材料为高k材料，k值小于8.0但大于3.85的材料为中k材料，k值小于3.85的材料为低k材料。在现有技术中，本领域技术人员为了降低栅极区域和源漏区之间以及栅极区域和接触塞之间的电容，曾经设想使用k值不太高的氮化物（诸如氮化硅）作为间隔层，并同时阻止外界氧气在高温退火时进入栅极。然而，由于氮化硅的k值大约为7，属于中k材料，所以随着晶体管尺寸的进一步减小，栅极区域和源漏区之间以及栅极区域和接触塞之间的电容仍会显著增加，从而对晶体管的速度和性能的改进非常有限。
为此，在本领域中存在对于晶体管技术进行改进的迫切需要。
发明内容
有鉴于此，本发明提供一种制作晶体管和半导体器件的方法，其能够解决或者至少缓解现有技术中存在的至少一部分缺陷。
根据本发明的第一个方面，提供了一种制作晶体管的方法，包括下列步骤：
在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧，所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙外；
至少去除部分所述侧墙，以暴露部分所述有源区；
形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。
在本发明的一个实施方式中，在形成层间介质层后，还包括：
在所述层间介质层中形成接触孔，以暴露部分所述有源区；
在暴露的所述有源区上形成接触层。
在本发明的另一个实施方式中，形成所述接触层的步骤包括：
形成金属层，以覆盖所述接触孔的侧壁和暴露的所述有源区；
进行退火，使得所述金属层材料与暴露的所述有源区反应以形成金属半导体材料；
去除未反应的所述金属层材料。
在本发明的再一个实施方式中，所述侧墙包括侧墙基层和形成于所述侧墙基层上的主侧墙，且所述主侧墙材料的介电常数大于所述侧墙基层材料的介电常数时，至少去除部分所述侧墙的步骤包括：去除所述主侧墙。
在本发明的又一个实施方式中，所述半导体衬底材料为硅、所述侧墙基层材料为氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层材料的介电常数小于氮化硅的介电常数。
在本发明的另一个实施方式中，所述层间介质层材料的介电常数小于氧化硅的介电常数。
在本发明的再一个实施方式中，所述半导体衬底材料为硅时，所述层间介质层材料为碳掺杂的氧化硅玻璃。
在本发明的又一个实施方式中，在形成层间介质层后，还包括：
平坦化所述层间介质层，以暴露所述伪栅叠层；
去除所述伪栅叠层，以形成空腔；
在所述空腔中形成栅叠层。
根据本发明的第二个方面，提供了一种制作半导体器件的方法，可以包括上述的制作晶体管方法的步骤。
借助于本发明的制作晶体管的方法，通过在利用侧墙环绕栅叠层或伪栅叠层后，再至少去除部分所述侧墙，以暴露部分所述有源区，再以其介电常数小于被去除的所述侧墙材料的介电常数的层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，即，以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间以及栅极区域和接触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电容成为可能，利于改善晶体管的性能。
通过在形成层间介质层后再形成接触层，利于减少去除至少部分侧墙时采用的工艺对已形成的接触层造成的损伤。
附图说明
通过对结合附图示出的实施方式进行详细说明，本发明的上述以及其他特征将更加明显，其中：
图1示意性地示出了根据本发明一个实施方式的制作晶体管方法的流程图。
图2至图6示意性地示出了根据本发明一个实施方式制作晶体管时各中间结构的结构剖示图。
具体实施方式
首先需要指出的是，在本发明中提到的关于位置和方向的术语，诸如“上”、“下”等，是从附图的纸面正面观察时所指的方向。因此本发明中的“上”、“下”等关于位置和方向的术语仅仅表示附图所示情况下的相对位置关系，这只是出于说明的目的而给出的，并非意在限制本发明的范围。
下面，将结合附图对本发明提供的方案进行详细地说明。图2至图6是以硅衬底作为实例示出，然而除了硅衬底之外，也可以使用硅锗衬底、Ⅲ-Ⅴ族元素化合物衬底、碳化硅衬底、SOI（绝缘体上的硅）衬底等任何适当的半导体衬底。因此，本发明并不局限于示出的硅衬底的情形。
如图1和图2所示，在步骤S101中，在半导体衬底100上确定有源区（activearea），在所述有源区上形成栅叠层或伪栅叠层102、源漏延伸区106、侧墙104和源漏区108，所述源漏延伸区106嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层102两侧，所述侧墙104环绕所述栅叠层或伪栅叠层102，所述源漏区108嵌于所述有源区中且自对准于所述侧墙104外。
所述栅叠层或伪栅叠层102可以包括形成于所述有源区上的栅介质层和形成于栅介质层上的栅电极。在本实施例中，所述栅介质层可以为氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高K介质（可采用化学气相淀积工艺形成），例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2nm-10nm。所述栅电极可以是掺杂或未掺杂的多晶硅、掺杂或未掺杂的多晶SiGe、非晶硅，和/或金属（如Ti、Co、Ni、Al或W中的一种或其组合），其中，所述伪栅叠层中的栅电极也可为掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅和/或碳化硅，其厚度可以为10nm-80nm。此外，在所述伪栅叠层中，也可以不包括所述栅介质层。
接着，以所述栅叠层或伪栅叠层102为掩膜，自对准形成源漏延伸区106；再形成环绕所述栅叠层或伪栅叠层102的侧墙104。所述侧墙104材料可为不含氧的电介质材料（如氮化硅或碳化硅），也可为叠层结构（如ON结构，即，与所述栅叠层或伪栅叠层102相接的部分是氧化硅层，氧化硅层上还承载有氮化硅层，所述氧化硅层和氮化硅层共同构成侧墙104；类似地，氧化硅层上还可承载其他不含氧的电介质材料以共同构成侧墙104）。不含氧的电介质材料可以防止在晶体管制作的过程中因使用高温退火工艺造成外界氧气或者氧离子与金属材料制成的栅极反应，从而影响晶体管的性能甚至于集成电路的性能。由于氮化硅的介电常数大约为7，低于SiC的介电常数9.66，因此优选氮化硅作为侧墙材料。
然后，在半导体衬底上形成源漏区。具体地，可以以一定的剂量注入离子从而形成掺杂区域，然后进行退火，使得注入的离子的分布和活性能够达到预期的目的。例如，对于NMOS和PMOS晶体管需要注入不同类型的掺杂剂。至于离子注入过程中使用的注入离子、注入剂量、注入时间等工艺参数，本领域技术人员根据所掌握的知识是不难实现的。退火工艺可以在氮气或者氩气等不含氧的气氛下进行。本领域技术人员根据所掌握的知识，根据不同的退火要求，可以容易地确定退火温度和时间。可选的，在退火工艺之后，多次反复进行注入和退火的步骤以得到更好的离子分布和活性效果。
备选地，源漏区也可以通过这样的方式形成，即，以栅叠层或伪栅叠层和侧墙为掩膜，在半导体衬底中自对准地刻蚀出用以形成源漏区的沟槽，然后在沟槽内外延生长（或者附加原位掺杂的方式）形成含硅半导体材料。例如，对于PMOS晶体管来讲，可以形成Si、SiGe；对于NMOS晶体管来讲，可以形成SiC等。
接下来，如图1和图3所示，在步骤S102中，至少去除部分所述侧墙104，以暴露部分所述有源区。
优选的是，所述侧墙104被完全去除，使得在随后形成层间介质层后，各栅叠层或伪栅叠层间不再包括任何具有较高k值的侧墙材料，而仅包括层间介质层材料。
在具有较高k值材料的侧墙已经完成其预期任务（即，防止在高温退火过程中氧气或者氧离子迁移到金属栅极中与金属栅极反应，以及，作为自对准形成源漏区的掩膜）的情况下，由于侧墙材料的介电常数较大，如上面记载的氮化硅的介电常数大约为7，因此，至少去除部分所述侧墙，后续以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间以及栅极区域和接触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电容成为可能，利于改善晶体管的性能。
随后，结合图1和图4所示，在步骤S103中，形成层间介质层120，所述层间介质层120覆盖所述栅叠层或伪栅叠层102、所述侧墙104和暴露的所述有源区，所述层间介质层120材料的介电常数小于被去除的所述侧墙104材料的介电常数。
在本实施例中，优选地，使用的层间介质层120材料为中k或者低k材料。优选地，所述半导体衬底100材料为硅、所述侧墙基层材料为氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层120材料的介电常数可小于氮化硅的介电常数；在其他实施例中，在所述侧墙104包括侧墙基层和形成于所述侧墙基层上的主侧墙，且所述主侧墙材料的介电常数大于所述侧墙基层材料的介电常数时，至少去除部分所述侧墙104的步骤可以包括：去除所述主侧墙；此时，所述半导体衬底100材料为硅、所述侧墙基层材料为氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层120材料的介电常数小于氮化硅的介电常数。甚至，所述层间介质层120材料的介电常数小于氧化硅的介电常数。优选地，所述半导体衬底100材料为硅时，所述层间介质层120材料为碳掺杂的氧化硅玻璃，这是由于碳掺杂的氧化硅具有更小的k值，大约2.7，属于低k材料。
此外，优选的是，在沉积层间介质层120材料之后，例如采用化学机械抛光（CMP）的工艺，将所沉积的层间介质层120材料的上表面抛光，以保证层间介质层120的平坦度。也可以采用公知的其他抛光工艺来实现这一点。
特别地，在形成层间介质层120之前形成的是伪栅叠层时，在形成层间介质层120后，还可包括：平坦化所述层间介质层120，以暴露所述伪栅叠层；去除所述伪栅叠层，以形成空腔；在所述空腔中形成栅叠层。
为了进一步制作具体的晶体管器件，如图5所示，在形成层间介质层120后，还可包括：在所述层间介质层120中形成接触孔122，以暴露部分所述有源区；在暴露的所述有源区上形成接触层124。其中，形成所述接触层124的步骤包括：形成金属层，以覆盖所述接触孔122的侧壁和暴露的所述有源区；进行退火，使得所述金属层材料与暴露的所述有源区反应以形成金属半导体材料；去除未反应的所述金属层材料。通过在形成层间介质层120后再形成接触层124，利于减少去除至少部分侧墙104时采用的工艺对已形成的接触层124造成的损伤。
其中，金属层材料可以为Ni、含Ni的金属合金、Ti或Co中的一种或其组合，在半导体衬底100为硅衬底的情况下，接触层124材料可以为形成NiSi2、TiSi2或CoSi2等。
根据本发明一个实施方式的制作晶体管的方法，还可以包括在接触孔122中填充导电金属以形成接触塞140，如图6所示。形成接触塞的步骤可包括：形成衬垫，以覆盖所述接触孔122的侧壁和底壁，所述衬垫可为Ti/TiN或Ta/TaN；再在衬垫上形成导电金属层，所述导电金属层材料可为Al、W、TiAl或Cu中的一种或其组合。
借助于本发明的制作晶体管的方法，通过在利用侧墙环绕栅叠层或伪栅叠层后，再至少去除部分所述侧墙，以暴露部分所述有源区，再以其介电常数小于被去除的所述侧墙材料的介电常数的层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源区，即，以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间以及栅极区域和接触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电容成为可能，利于改善晶体管的性能。
需要指出的是，本发明说明书的上述公开内容是以例如MOSFET晶体管的制作作为实例，本领域技术人员知晓的是，根据本发明的精神和原理，本发明的制作方法不限于MOSFET的情形，而是可以适用于双极晶体管、结型场效应晶体管等其他类型晶体管和其他半导体器件。因此，本发明的保护范围同样涵盖了制作半导体器件的方法，其包括上述的制作晶体管方法的步骤。
虽然已经参考目前考虑到的实施方式描述了本发明，但是应该理解本发明不限于所公开的实施方式。相反，本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修改和等同变型。以下权利要求的范围符合最广泛解释，以便包含所有这样的修改及等同变型。