VHDL (VHSIC (Very High Speed Integrated Circuits)HardwareDescriptionLanguage) היאשפה לתיאור חומרה המשמשת לתיאור שלמעגלים ספרתיים. תיאור מעגלים מתאפשר במספר רמות הפשטה, החל מרמתשערים לוגיים ועד למבנים מוכללים כגוןמכונות מצבים, מבנים אריתמטיים, זכרונות שונים וכולי. מעגלים אלה מכוונים לרכיביםאלקטרונים משולבים:ASIC,FPGA ו-VLSI. הגרסה הרווחת של השפה היא VHDL-93. לאחרונה יצאה גרסה התומכת גם במעגלים אנלוגיים הנקראתVHDL-AMS.
השפה פותחה ביוזמה שלמשרד ההגנה האמריקאי בשנות השמונים כשיטה לתיעוד של תכנונימעגלים ספרתיים מורכבים וגדולים. כיום הגוף המרכזי שממשיך לעדכן את התקן הואIEEE כתקן IEEE-1076[1]. בשנים שקדמו לפיתוח השפה נעשה שימוש בכלי תכנון גרפיים, בהם המהנדס בוחררכיבים אלקטרוניים, ממקם אותם בשרטוט ומחבר ביניהם לקבלת מעגל רצוי. תהליך זה הוא תהליך הנעשה בצורה ידנית. בשלב מסוים נעשו שרטוטים אלו מורכבים, מסובכים ובעייתיים מבחינת התאימות בין תכנונים שונים והתעורר הצורך בפיתוח כלימחשב אוטומטיים אשר מסוגלים למדל את התכנונים או לתרגמם לרשימות (Netlist) של רכיבים והחיבוריות ביניהם. המעבר לשפה ממוחשבת סלל את הדרך לפיתוח כלי סימולציה וסינתזה אוטומטיים. כפועל יוצא, התאפשר פיתוח שיטתי של כמות רכיבים גדולה מאוד (מיליוני, ואפילו עשרות מיליוני שערים), הממוקמים על גבישבב יחיד ומזעור הרכיבים המכילים מיליונישערים לוגיים על גבי פיסתסיליקון בגודל של מילימטרים בודדים.
השפה ירשה בתחבירה הגדרות אובייקטים משפתADA[2]. ההבדל העיקרי בין שפתחומרה לשפתתוכנה הוא, שבשפת חומרה כל שורות הקוד מתבצעות באופן מקבילי ולא באופן סדרתי, כמקובל בשפות תוכנה. כלומר, באופן כללי בשפות חומרה אין משמעות למיקום הביטוי בקוד. כאשר מדובר בביצוע כוונה היא לסימולציה בלבד, ובתהליך הסינתזה לביטוים יש משמעות מערכתית/מבנית, הם מייצגים מבנים סיפרתיים לוגיים. התקן הנוכחי של השפה מציב אותה בכלל השפותמונחות העצמים. רוב המבנים של השפה נועדו למידול ובניית סביבות סימולציה (ולא לסינתזה של מעגלים). דוגמה לכך היא טיפוס זמן, ומאפשר הגדרת אילוצים שונים המערבים אילוצי זמן. קיימת תת-קבוצה של VHDL המאפשרת כתיבת מבנים לסינתזה. תת-קבוצה זאת נתמכת על ידי יצרני כלי-תכנון (EDA) רבים המשמשים את תחום המעגלים המשולבים. VHDL היא שפה "גדולה", המקנה למשתמש בה יכולות רבות ומאפשרת בקלות יחסית לכתוב ולתחזק תכן בגדלים שונים מהקטן ביותר (מספר שערים לוגיים) ועד גדול ביותר (מעבד לדוגמה), לשלוט בתכונות המערכת על ידי מנגנון מפותח של פרמטריםGeneric.
השפה המתחרה כיום בשפת VHDL היאVerilog, הנפוצה מעט יותר לעומת VHDL בארצות הברית ובפרט בעמק הסיליקון.במזרח אסיה ובאירופה VHDL נפוצה יותר.בישראל משתמשים בשתי השפות באותה מידה[דרוש מקור].
תהליך התכנון בשפת VHDL כולל את רוב השלבים המסורתיים של תכן ספרתי: בניית הארכיטקטורה של המערכת, הגדרת יחסי גומלין בין החלקים המבצעים לבין החלקים המבקרים בתוך המערכת, כתיבת קוד, סימולציה וסינתזה. לרוב נכתב הקוד בעורך פשוט (כגוןEmacs) קיימים גם כלים המשלביםמהדר יחד עם כלי כתיבת הקוד. ישנם כלים המאפשרים תכנון באמצעות כתיבת קוד ושילוב תכנון גרפי באותו הפרויקט. כלים אלה מתרגמים תכנון גרפי לקוד VHDL.
הקוד לשער AND פשוט ב-VHDL ייראה כך :
-- (הערת VHDL)-- ייבוא של std_logic מתוך ספריית IEEElibraryIEEE;useIEEE.std_logic_1164.all;-- זוהי הישותentityANDGATEisport(IN1:instd_logic;IN2:instd_logic;OUT1:outstd_logic);endANDGATE;architectureRTLofANDGATEisbeginOUT1<=IN1andIN2;endRTL;
--מרבב ברמה של שערים לוגיים :X<=(AandS)or(Band(notS));--המרבב באמצעות חוצץ של מצב שלישי:X<=BwhenS='1'else'Z';X<=BwhenS='0'else'Z';-- הבורר יעביר את הכניסה A או B ליציאה X בהתאם לערך של S :X<=AwhenS='1'elseB;-- דרך נוספת על ידי שימוש ב with :withSselectX<=Awhen'1',Bwhenothers;-- כתהליך שיתעדכן עם כל שינוי באחד הכניסות בעזרת case:process(A,B,S)begincaseSiswhen'1'=>X<=A;whenothers=>X<=B;endcase;endprocess;-- כנ"ל ללא case:process(A,B,S)beginifS='1'thenX<=A;elseX<=B;endif;endprocess;-- 4:1 MUX :process(A,B,C,D,S)begincaseSiswhen"00"=>X<=A;when"01"=>X<=B;when"10"=>X<=C;whenothers=>X<=D;endcase;endprocess;
אתר האינטרנט הרשמי של VHDL(באנגלית)
