Movatterモバイル変換

[0]ホーム

Aller au contenu

Explicitly parallel instruction computing

Modifier les liens

Un article de Wikipédia, l'encyclopédie libre.

Pour les articles homonymes, voirEPIC.

EPIC (explicitly parallel instruction computing, littéralementinformatique à instruction explicitement parallèle) est un type d'architecture demicroprocesseurs, utilisé entre autres dans lesDSP et parIntel pour les microprocesseursItanium etItanium 2.

La philosophie de l'EPIC repose sur la disparition du réordonnancement à l'exécution : les instructions sont exécutées dans l'ordre exact dans lequel lecompilateur les a disposées, mais celui-ci précise les instructions à exécuter en parallèle. Cela économise l'unité de réordonnancement dont la complexité est au carré du nombre d'unités gérées en parallèle. Néanmoins cette économie matérielle a un coût : l'effort d'optimisation repose sur le compilateur, qui a la charge d'organiser statiquement les dépendances inter-instructions.

Par rapport à une architectureVLIW, les architectures EPIC ajoutent de nombreuses fonctionnalités, comme l'exécution conditionnelle des instructions et l'exécution spéculative, voire lerenommage de registres, tous décidés de manière statique par le compilateur. Elles cherchent ainsi à représenter un stade intermédiaire entre lesprocesseurs superscalaires et VLIW.

Sur unItanium, l'organisation d'un mot est la suivante : 3 instructions de 41 bits chacune, et untemplate de 5 bits qui détaille les dépendances inter-instructions (et éventuellement par rapport aux mots précédents/suivants), soit 128 bits (3 x 41 + 5).

EPIC est considéré par ses promoteurs comme un successeur duRISC : comme les architectures RISC, il fait reposer de nombreuses optimisations sur le compilateur, mais les architectures EPIC mettent l'accent sur le parallélisme entre instructions.

Voir aussi

[modifier |modifier le code]

Articles connexes

[modifier |modifier le code]

Bibliographie

[modifier |modifier le code]

(en) Michael S.Schlansker et B. RamakrishnaRau,EPIC: Explicitly Parallel Instruction Computing, Hewlett-Packard Laboratories,février 2000(lire en ligne)

v ·m

Technologies deprocesseur

Modèles

Architecture

Général	Microarchitecture Architecture de type Harvard Architecture de von Neumann Architecture Dataflow Transport triggered architecture Boutisme Mémoire Non uniform memory access (NUMA) Hiérarchie de mémoire Mémoire virtuelle Bus informatique Réseau systolique
Mots	Architecture 8 bits 15 bits (Apollo Guidance Computer) 16 bits 22 bits (Zuse 3) 32 bits 40 bits 50 bits (Atanasoff–Berry Computer) 64 bits 128 bits

Instruction

Jeu	Processeur basé sur la pile Processeur vectoriel Processeur à jeu d'instructions étendu (CISC) Processeur à jeu d'instructions réduit (RISC) Very long instruction word (VLIW) Explicitly parallel instruction computing (EPIC) Explicit data graph execution (en) (EDGE) Minimal instruction set computer (MISC) Ordinateur à jeu d'instruction unique (OISC) Zero instruction set computer (ZISC) Informatique quantique Mode d'adressage
Famille	Motorola 680x0 VAX x86 Architecture ARM Architecture MIPS PowerPC Architecture SPARC SuperH DEC Alpha IA-64 OpenRISC RISC-V Microblaze Little man computer IBM System/3x0 System/390 System z
Exécution	Pipeline Bulle Exécution dans le désordre Algorithme de Tomasulo Renommage de registres Prédiction de branchement Exécution spéculative File
Performance	Instructions par cycle (IPC) Instructions par seconde (IPS) Opérations en virgule flottante par seconde (FLOPS)

Types

Général	Central processing unit (CPU) Processeur graphique (GPU) General-purpose processing on graphics processing units (GPGPU) Processeur vectoriel Coprocesseur Application-specific integrated circuit (ASIC) System in package (SiP)
Par usage	Système embarqué Microprocesseur Multi-cœur Multiprocesseur Microcontrôleur Processeur softcore Processeur de signal numérique (DSP)
On chip	Système sur une puce (SoC) Programmable (PSoC) Réseau sur une puce (NoC)
Accélération matérielle	Accelerated processing unit (APU) Puce d'accélération de réseaux de neurones (NPU) Processeur d'images (IPU) Processeur physique (PPU) Processeur de signal numérique (DSP) Tensor Processing Unit (TPU) Cryptoprocesseur sécurisé Processeur réseau (NPU) Processeur de bande de base (BP)

Microarchitecture

Parallélisme

Général	Pipelining Scalaire Superscalaire Tâche Thread Processus Multitâche Préemptif Parallélisme de donnée Processeur vectoriel Calcul distribué Calcul hétérogène
Processus	Multithreading Hyperthreading Superthreading (en) Simultaneous multithreading (SMT) Symmetric multiprocessing (SMP) Asymmetric multiprocessing (AMP)
Taxonomie de Flynn	Single instruction on single data (SISD) Single instruction multiple data (SIMD) SWAR Single instruction multiple threads (SIMT) Multiple instructions single data (MISD) Multiple instructions on multiple data (MIMD)

Circuiterie et unité

Général	Circuit intégré Signaux mixtes Circuit booléen Interrupteur Électronique analogique Cœur Cache Processeur Algorithme Cohérence Bus
Exécution	Unité arithmétique et logique (ALU) Additionneur Multiplieur Unité de calcul en virgule flottante (FPU) Unité de gestion de mémoire (MMU) Translation lookaside buffer (TLB) Prédiction de branchement Contrôleur mémoire
Porte logique	Combinatoire Séquentielle Quantique
Registre	Registre d'état Banc de registres Registre à décalage Registre tampon mémoire Registre d'adresse mémoire Compteur ordinal
Contrôle	Mémoire tampon Microprogrammation Image ROM Compteur
Chemin de données	Multiplexeur Décaleur

Cadencement

Gestion de l'alimentation

Fabrication

Fabrication des dispositifs à semi-conducteurs
- Lithographie en immersion