| Itanium >> | |
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| Produktion: | 2001 bis 2002 |
| Produzent: | Intel |
| Prozessortakt: | 733 MHz bis 800 MHz |
| FSB-Takt: | 133 MHz |
| L3-Cachegröße: | 2 MiB bis 4 MiB |
| Fertigung: | 180 nm |
| Befehlssatz: | IA‑64,IA‑32 (Emulation) |
| Mikroarchitektur: | Itanium |
| Sockel: | PAC418 „Slot M“ |
| Name des Prozessorkerns: | Merced |
DerIntel Itanium ist ein 64-Bit-Mikroprozessor, der gemeinsam vonHewlett-Packard undIntel entwickelt wurde und 2001 erstmals auf den Markt kam. Entwicklungsziel war eine Hochleistungsarchitektur der „Post-RISC-Ära“ unter Verwendung eines abgewandeltenVLIW-Designs. Der native Befehlssatz des Itanium istIA-64. Die Befehle der älterenx86-Prozessoren können nur in einem (sehr langsamen)Firmware-Emulationsmodus ausgeführt werden. Daneben bestehen Erweiterungen zur leichteren Migration von Software, die für Prozessoren derPA-RISC-Familie entwickelt wurde. Nachfolger ist derItanium 2.
Die Post-RISC-Architektur des Itanium-Designs nennt sichExplicitly Parallel Instruction Computing (EPIC) und ist eine Variante derVLIW-Architekturen. Die Besonderheit von EPIC besteht darin, dass dieCPU ausgewählte Instruktionen paarweise laden und auch gleichzeitig ausführen kann – praktisch so, als ob es mehrere völlig unabhängige CPUs gäbe. Die Instruktionen passend parallel ausführbar zusammen zu bündeln ist eine nicht-triviale Aufgabe, die hier bereits derCompiler optimal lösen muss. Daher kommt dem Compiler bzw. dessen Optimierungsfähigkeiten eine besonders wichtige Bedeutung zu. Das Design verlagert also einen Teil der Komplexität weg von der CPU und hin zum Compiler. Weiter verwendet die CPU ähnlich wieRISC-Prozessoren nur eine kleine Zahl von Instruktionen, die sehr schnell ausgeführt werden können. Der Itanium verfügt wie die meisten modernen CPUs über mehrere parallele Funktionseinheiten – eine Voraussetzung für EPIC. Beim Laden und der Weitergabe der Instruktionen an die Funktionseinheiten unterscheidet sich der Itanium jedoch von der RISC-Philosophie durch den explizit parallelen Ansatz.
In einem traditionellen,superskalaren Design untersucht eine komplexe Dekodierlogik jede Instruktion vor ihrem Durchlauf durch diePipeline. Man spricht vondynamischem Scheduling. Es wird geprüft, welche Befehle parallel auf unterschiedlichen Einheiten ausgeführt werden können. Die Instruktionsfolgen A = B + C und D = E + F beeinflussen sich nicht gegenseitig, sie können daher parallelisiert werden.
Die Vorhersage, welche Befehle gleichzeitig ausgeführt werden können, ist jedoch oft kompliziert. Die Argumente einer Instruktion hängen vom Resultat einer anderen ab, jedoch nur, wenn auch eine weitere Bedingung wahr ist. Eine leichte Modifikation des obigen Beispiels führt genau zu diesem Fall: A = B + C; IF A==5 THEN D = E + F. Hier sind die beiden Berechnungen weiter voneinander unabhängig, aber die zweite Befehlsfolge benötigt das Ergebnis der ersten Berechnung, um zu wissen, ob sie überhaupt ausgeführt werden soll.
In diesen Fällen versucht eine CPU, die dynamisches Scheduling einsetzt, unter Verwendung verschiedener Methoden daswahrscheinliche Ergebnis der Bedingung vorherzusagen. Moderne CPUs erreichen dabei Trefferquoten von etwa 90 %. In den restlichen 10 % der Fälle muss nicht nur auf das Ergebnis der ersten Berechnung gewartet werden, sondern auch die gesamte bereits vorsortierte Pipeline gelöscht und neu aufgebaut werden. Dies führt dazu, dass etwa 20 % der theoretischen Maximalrechenleistung des Prozessors verlorengehen.
Der Itanium geht das Problem ganz anders an, er verwendetstatisches Scheduling, verlässt sich für die Sprungvorhersage also auf den Compiler. Dieser hat zwar einen vollständigeren Überblick über das Programm, jedoch nicht über die konkreten Laufzeitbedingungen (d. h. Use-cases und Parametrisierung die erst zur Laufzeit feststehen). Diese dem Compiler unbekannten Laufzeitinformation können jedoch über dieProfile-Guided-Optimization-Technik über definierte Testläufe vorgegeben werden. Ergebnisse sind z. B. welche Sprünge wie oft ausgeführt werden (dieGCC bietet dazu beispielsweise die Funktionen fprofile-arcs und fbranch-probabilities) und welche Funktionen Hot-Spots sind. Diese Informationen kann der Compiler verwenden, um bereits bei der Übersetzung des Programmcodes die Entscheidungen zu treffen, die sonst auf dem Chip zur Laufzeit getroffen werden müssten. Sobald dem Compiler bekannt ist, welche Pfade genommen werden, bündelt er parallel ausführbare Instruktionen zu einer größeren Instruktion. Dieselange Instruktion wird in das übersetzte Programm geschrieben. Daher der NameVLIW (Very Long Instruction Word, „sehr langes Befehlswort“).
Das Problem der effektiven Parallelisierung auf den Compiler zu verlagern hat mehrere Vorteile. Zunächst einmal kann der Compiler wesentlich mehr Zeit damit verbringen, den Code zu untersuchen. Diesen Vorteil hat der Chip nicht, da er so schnell wie möglich arbeiten muss. Zweitens ist die Vorhersagelogik recht komplex, und durch den neuen Ansatz lässt sich diese Komplexität enorm reduzieren. Der Prozessor muss den Code nicht mehr untersuchen, sondern löst die VLIW-Instruktionen nur noch in kleinere Einheiten auf, die er an seine Funktionseinheiten weitergibt. Der Compiler kann daher so viel Parallelität wie möglich aus dem Programm holen, und der Prozessor kann dann entsprechend seiner Fähigkeiten (der Anzahl der parallelen Funktionseinheiten) das Beste daraus machen.
Nachteil der Parallelisierung durch den Compiler ist die Tatsache, dass das Laufzeitverhalten eines Programms nicht notwendigerweise aus seinem Quellcode hervorgeht. Dies bedeutet, dass auch der Compiler „falsch“ entscheiden kann, theoretisch auch häufiger als eine ähnliche Logik auf der CPU. Die CPU hat z. B. noch den Vorteil, dass sie sich in gewissen Grenzen merken kann, welcher Sprung wie oft genommen wurde, was der Compiler ohne Testläufe nicht kann. Das Itanium-Design verlässt sich also stark auf die Leistung des Compilers.[1] Es wird Hardwarekomplexität auf dem Mikroprozessor gegen Softwarekomplexität beim Compiler getauscht.
Programme können während der Ausführung von einem sogenanntenProfiler untersucht werden, welcher Daten über das Laufzeitverhalten der Anwendung sammelt. Diese Informationen können ebenfalls in den Kompiliervorgang (Feedback-Directed Compilation oderProfile Guided Optimization) einfließen, um so eine bessere Optimierung zu erreichen. Diese Technik ist nicht neu und wurde schon bei anderen Prozessoren verwendet. Die Schwierigkeit liegt darin, repräsentative Daten zu verwenden. Bei synthetischen Benchmarks, die regelmäßig die gleichen Daten verwenden, ist die Profiler-gestützte Optimierung leicht und gewinnbringend anzuwenden.
Die Entwicklung der Itanium-Serie begann 1994 und basierte aufGrundlagenforschung seitens der FirmaHewlett-Packard bezüglich derVLIW-Technik. Ergebnis war ein von Grund auf neu entwickelter VLIW-Prozessor ohne Kompromisse, der sich jedoch nicht für den Arbeitseinsatz eignete (und auch nicht dafür vorgesehen war). NachdemIntel begonnen hatte, sich an der Entwicklung zu beteiligen, wurden diesem „sauberen“ Prozessor verschiedene Funktionen hinzugefügt, die für die Vermarktung notwendig waren, insbesondere die Fähigkeit zur Ausführung vonIA-32-(x86)-Instruktionen. HP steuerte Fähigkeiten zur Erleichterung der Migration von seiner HausarchitekturHP-PA bei.
Ursprünglich sollte der Itanium bereits 1997 erscheinen, seitdem hatte sich der Zeitplan jedoch mehrfach verschoben, bis im Jahr 2001 die erste Version mit dem CodenamenMerced ausgeliefert wurde. Angeboten wurden Geschwindigkeiten von 733 und 800 MHz sowie Cache-Größen von 2 oder 4 MiB, die Preise lagen dabei zwischen 1.200 und ca. 4.000 US-Dollar. Die Leistung des neuen Prozessors war aber enttäuschend: Im IA-64-Modus war er nur unwesentlich schneller als ein gleich getakteterx86-Prozessor, und wenn er x86-Code ausführen musste, brach die Leistung wegen der verwendeten Emulation auf etwa ein Achtel der Leistung eines vergleichbaren x86-Prozessors ein. Intel behauptete dann, die ersten Itanium-Versionen seien keine „wirkliche“ Veröffentlichung gewesen.
Das größte (aber nicht einzige) Problem des Itanium ist die hohe Latenzzeit seines L3-Caches, wodurch die tatsächlich nutzbare Cache-Bandbreite stark vermindert wird. Intel war gezwungen, für den nächsten Anlauf den L3-Cache auf demDie zu integrieren. Gleichzeitig wurden die Latenzen des primären und sekundären Caches bis unter die Werte desPower4-Prozessors vonIBM gesenkt, der damals die niedrigsten Latenzzeiten erreichte. Außerdem wurde derFront Side Bus des Itanium von 266 MHz bei 64 Bit auf 400 MHz bei 128 Bit erweitert, so dass sich die Systembandbreite verdreifachte.
Diese Probleme wurden mit dem Nachfolger behoben oder zumindest abgemildert.
Schon kurz nach der offiziellen Vorstellung des Namens am 4. Oktober 1999[2] wurde der SpitznameItanic[3] geprägt, der den Namen derTitanic aufgriff und somit den neuen Prozessor mit dem als „unsinkbar“ geltenden Schnelldampfer verglich, der auf seiner Jungfernfahrt mit einem Eisberg kollidierte und sank.
Der Intel Itanium hatte von Anfang an mit zwei großen Problemen zu kämpfen. Das erste war hausgemacht, das zweite war etwas überraschender.
Durch die Verlagerung von Hardwarekomplexität in den Compiler tritt, wie schon eben angedeutet, das Problem auf, dass für eine optimale Performance der Software diese auf jedem Zielsystem mit einem für dieses Zielsystem optimierten Compiler jeweilsprofiliert und kompiliert werden müsste, was beiClosed-Source-Software unmöglich und beiOpen-Source-Software aufwendig ist. Bis komplexe Anwendungssoftware auf neue Compiler umgestellt, erfolgreich getestet, ausgeliefert und schlussendlich beim Anwender eingesetzt wird, können weitere Monate oder Jahre vergehen. Bei Prozessoren imsuperskalaren Design profitieren Anwender in der Regel unmittelbar von Verbesserungen. Davon unbenommen sind in beiden Fällen Verbesserungen durch neue Prozessorbefehle, die erst durch eine Änderung der Software verwendet werden können.
Der Itanium, konzipiert als neue Hochleistungs-CPU, war schon bei Ankunft ein nahezu totes Pferd. Intel hat allerdings über zehn Jahre gebraucht, sich daseinzugestehen. Die Entwicklung wurde halbherzig über 10 Jahre bis 2012 fortgeführt. Der Hauptaufwand der Entwicklung wurde in den damals boomenden Markt der x86-64-CPUs gesteckt, wo auch das meiste Geld hereinkam.
Eine Beschleunigung dieses Prozesses hätte möglicherweise erreicht werden können, indem der Hersteller entsprechende optimierende Compiler, mit dem speziellen Wissen um die eigene Architektur, frei und zeitnah angeboten hätte. Insbesondere Programme mit Quelltext, die auf Kundensystemen übersetzt werden, hätten davon profitiert.
Aufgrund der Itanium-Entwicklungen sollten HPsAlpha-Prozessor und diePA-RISC-Architektur auslaufen (Unterstützung dieser Plattformen sollte ab 2007 für noch etwa fünf Jahre gewährleistet sein),SGI hat seineMIPS-basierten Workstations inzwischen zugunsten des Itaniums eingestellt.
DieOracle Corporation kündigte im März 2011 an, dass sie Itanium-Chips nicht mehr unterstützen werde.[4] Von diesem Schritt war auch HP überrascht.[5] HP verklagte deswegen Oracle, da HP der Auffassung war, es bestünden Verträge mit Oracle, in denen eine langfristige Unterstützung der Itanium-Plattform geregelt sei.[6] Im Streit setzte sich HP vor Gericht durch. Demnach muss Oracle weiterhin Software für Itanium anbieten.[7]
Der FreeBSD-Support wurde schon im Oktober 2016 mit dem Release 11 eingestellt.[8]
Der Linux-Support wurde im November 2023 mit dem Kernel 6.7 eingestellt und seitdem außerhalb des Kernels (out-of-tree) weiterentwickelt.[9][10]
Dem Itanium Merced folgte rasch der Itanium 2.
Siehe:Intel Itanium 2
| Jahr | Typ | Taktfreq. | Kerne | L1 | L2 | L3 |
|---|---|---|---|---|---|---|
| 2001 | Itanium (Merced) | 0,73–0,80 GHz | 1 | 16+16 K | 096 K | 02–4 M |
| 2002–05 | Itanium 2 (McKinley and Madison) | 0,90–1,67 GHz | 256 K | 01½–9 M | ||
| 2006–07 | Itanium 2 9000 and 9100 | 1,40–1,67 GHz | 2 | 256+1024 K | 06–24 M | |
| 2010 | Itanium 9300 (Tukwila) | 1,33–1,73 GHz | 2–4 | 256+512 K | 10–24 M | |
| 2012 | Itanium 9500 (Poulson) | 1,73–2,53 GHz | 4–8 | 20–32 M | ||
| 2017 | Itanium 9700 (Kittson) | 1,73–2,66 GHz |
| Vor-x86-Prozessoren | |||
| iAPX-86 bis zur 4. Generation |
| ||
| Pentium-Serie | |||
| Celeron-Serie | |||
| Core-Serie | |||
| Xeon-Serie | |||
| Atom-Serie |
| ||
| x86-kompatibleSoCs | |||
| Nicht-x86-Prozessoren |
x86-Mikroarchitekturen:8086 |80186 |80286 |80386 |80486 |P5 |P6 |NetBurst |Core Solo/Core Duo |Core 2 |Nehalem/Westmere |Sandy/Ivy Bridge |Haswell |Broadwell |Skylake |Kaby Lake |Coffee Lake |Whiskey Lake |Cannon Lake |Cascade Lake |Ice Lake |Comet Lake |Tiger Lake |Rocket Lake |Alder Lake |Raptor Lake |Meteor Lake |Lunar Lake |Arrow Lake |Bartlett Lake |Panther Lake |Nova Lake • Atom
Non-x86-Mikroarchitekturen:Mikrocontroller:MCS-48 |MCS-51 |MCS-96 |XScale • Server:Itanium |Itanium 2
GPU-Mikroarchitekturen:Larrabee |Intel HD Graphics |Alchemist |Battlemage
